À mesure que les conceptions de semi-conducteurs deviennent plus avancées et que la complexité des SoC augmente, les goulots d'étranglement de vérification peuvent retarder les calendriers et compromettre la qualité du silicium. Le Verilog-to-LV (V2LVS) de deuxième génération de Calibre introduit une architecture modulaire et parallèle qui accélère considérablement la traduction de netlist, réduit l'utilisation de la mémoire jusqu'à 92 % et fournit des informations de débogage améliorées. Les nouveaux rapports, la gestion de l'alimentation et du réseau au sol et l'amélioration de l'expérience utilisateur garantissent une mise en page fiable et évolutive par rapport à l'approbation schématique. Cet article explore les innovations architecturales et les avancées axées sur l'utilisateur au sein du nouveau V2LVS, soulignant les avantages réels pour les clients, l'amélioration de l'efficacité et une feuille de route pour les capacités futures en matière de vérification de la conception numérique.
