Événements et webinaires Siemens EDA

Construire une base solide dans la modélisation des données EDM. Découvrez comment la bibliothèque EDM structure et définit les données, relie les objets par le biais de relations et rassemble ces concepts dans un modèle de données pratique. Aucune expérience préalable requise.

Découvrez comment Siemens EDA et IEEE CEDA DATC accélèrent la recherche universitaire sur l'EDA avec les premiers benchmarks publics Aprisa P&R sur les cas de test ouverts et les PDK, reproductibles via GitHub, présentés à l'ICCAD-2025 pour la recherche RTL-GDS.

Catapult AI NN fournit un flux automatisé qui commence par un modèle de réseau neuronal Python et génère un accélérateur matériel RTL, permettant une exploration rapide de la conception pour optimiser les objectifs PPA.

Découvrez comment utiliser les meilleures pratiques Xpedition EDM et HyperLynx pour améliorer la gestion des données de simulation, rationaliser les flux de travail de vérification et créer un fil numérique traçable entre la conception et la vérification des PCB.

Défis liés aux contraintes de synchronisation liées au DFT : Ce flux pose une solution qui intègre Gencellicon à Tessent DFT pour la génération de contraintes structurées, la validation automatisée et la propagation cohérente.

Découvrez comment Tessent MemoryBIST intègre ECC pour des gains de rendement de fabrication : masquage des bits ECC, prévention des échappements aux tests et réparation assistée par ECC en tant que solution autonome ou jumelée par redondance pour une fiabilité intégrée au système.

Obtenez des détails sur Questa 2026.1 : performances de régression plus rapides, nouvelles fonctionnalités de visibilité de débogage et améliorations de la fermeture de la couverture pour faire face à la complexité croissante de l'environnement UVM/SystemVerilog.

Dans ce webinaire, nous allons montrer comment les add-ons adaptables vous permettent d'étendre Xpedition Standard à la demande : analyse de l'intégrité du signal avant et après la mise en page (powered by HyperLynx), conception rigid-flex et co-conception ECAD-MCAD avancée.

Découvrez comment les stratégies de contrôle d'horloge avec rapport basé sur les module identifient les opportunités d'optimisation en cascade au cœur des chemins d'accès et de sortie de l'éventail et maximisent les watts économisés par heure d'ingénierie, permettant une conception à faible consommation d'énergie.

Apprenez comment le langage PSS vous permet de spécifier l'intention de vérification et d'utiliser Questa One pour créer des tests aléatoires pour vous ; et ceux-ci peuvent être « réalisés » pour s'exécuter sur différentes plateformes, outils et étapes de vérification.

Explorez l'architecture et la microarchitecture SoftMax pour équilibrer les performances, la zone et les ressources pour l'inférence de périphérie. Découvrez des workflows de conception FPGA agiles pour suivre le rythme de l'évolution des algorithmes.

Découvrez comment Questa One Sim accélère la simulation avec la technologie ParallelSim, le PSS intégré, le solveur de contraintes VHDL, les exclusions automatisées de couverture de code, et plus encore pour les RTL, les simulations au niveau de la porte et la couverture.

Ce webinaire présentera le protocole UALink, en se concentrant sur son architecture et les fonctionnalités clés qui permettent des systèmes d'IA évolutifs ; puis plongera dans les capacités essentielles de Siemens Avery UALink Verification IP.

Ce webinaire présentera le protocole UALink, en se concentrant sur son architecture et les fonctionnalités clés qui permettent des systèmes d'IA évolutifs ; puis plongera dans les capacités essentielles de Siemens Avery UALink Verification IP.

Découvrez la synthèse de haut niveau et ses avantages dans la production rapide et précise d'accélérateurs matériels. Nous allons couvrir la conception et la vérification étape par étape de l'algorithme Wake Word à l'aide de HLS.

Les flux de travail cloisonnés créent des goulots d'étranglement qui ralentissent les cycles de conception et compromettent la qualité. Ce webinaire présente une nouvelle approche des environnements de vérification synergique à l'aide de l'ecosystem intégré de Questa™ Developer/IVE.

Découvrez comment Aprisa AI et le système IA Siemens EDA multiplient par 10 la productivité RTL vers GDS, l'efficacité du temps de calcul par 3 et le PPA de 10 %, avec ML & RL, IA générative et agentique pour l'apprentissage accéléré et l'automatisation des flux de travail EDA.

Ce webinaire montre comment Questa One Property Assist transforme les invites utilisateur en invites LLM optimisées, récupère les solutions fournies par LLM et présente les meilleures propriétés SVA générées pour l'utilisateur.

Ce webinaire présente Questa One Sim CX, une solution de simulation innovante axée sur la couverture qui révolutionne la vérification UVM en automatisant l'inférence de la couverture et du stimulus, biaisant la génération vers les zones découvertes.

Découvrez comment la solution de vérification DFT Questa One, combinée aux Tessent Silicon Lifecycle Solutions, permet une évolution de l'expérience utilisateur et des performances pour relever ces défis émergents en matière de vérification.

Découvrez comment Questa One Sim FX optimise les campagnes de pannes avec des capacités d'optimisation de la liste de pannes et de classement des tests, une intégration transparente avec les environnements de bancs d'essai existants et des capacités complètes d'analyse des pannes.

Découvrez comment Questa Verification IQ Testplan Author s'intègre aux outils de gestion du cycle de vie des applications (Siemens Polarion et Jama) pour fournir une solution de traçabilité collaborative qui transforme votre flux de travail de vérification

Cette session a présenté une solution transformatrice de plates-formes connectées avec des approches basées sur les données et l'intégration de l'IA pour relever les défis rencontrés par les interdépendances, les limitations et l'efficacité de la main-d'œuvre, et l'assurance qualité.

Dans ce webinaire, nous allons explorer comment le classement des pannes fonctionnelles améliore la couverture des défauts. Découvrez les avantages de l'intégration de la classification des défauts fonctionnels dans les processus DFT, en traitant spécifiquement les défauts non testables par les tests de numérisation.

Cette session a couvert Avery Verification IP for Ethernet 1.6T, Infiniband, UALink et UEC ; fournissant une couverture complète du protocole, une évolutivité et un débogage avancé pour vérifier les conceptions complexes pour la connectivité de nouvelle génération.

Ce webinaire se penchera sur le rôle essentiel de la vérification de la sécurité matérielle, expliquant pourquoi elle est essentielle pour protéger les conceptions FPGA modernes, du RTL au flux binaire FPGA. En vedette : Bitwise par Red Balloon Security

Dans ce webinaire, nous explorerons la puissance du code de débogage et de la couverture fonctionnelle pendant que la simulation RTL est toujours en cours d'exécution, et comment l'analyse interactive de la couverture peut conduire à une conception et à un montage sur banc d'essai beaucoup plus rapides.

Cette session montrera comment accélérer l'analyse des causes profondes et réduire le délai de débogage avec Questa Verification IQ Regression Navigator - une solution de vérification collaborative basée sur les données de nouvelle génération basée sur un navigateur.