ReqTracer

Tässä webinaarissa opit toteuttamaan samanaikaisia väitteitä SystemVerilog Assertions (SVA) avulla ja saat syvemmän käsityksen siitä, kuinka ne voivat täydentää olemassa olevia varmennusmenetelmiäsi.

Harry Foster korostaa vuoden 2022 Wilson Research Group Functional Verification Study -tutkimuksen keskeisiä havaintoja ja tarjoaa tulkintansa ja analyysinsä tämän päivän nousevien ASIC- ja FPGA-suunnittelun ja todentamisen trendien takana.

Tässä webinaarissa opit kuinka UVM Framework ja Questa Verification IP mahdollistavat

testipenkin luominen päivässä, jotta tiimi voi keskittyä testien luomiseen ja kattavuuden sulkemiseen.

Tässä webinaarissa tutkimme tapoja luoda tehokkaita uudelleenkäytettäviä testipenkkejä piilottamalla signaalit ja tarjoamalla testin kirjoittajille välityspalvelimen, jonka avulla he voivat aloittaa testien kirjoittamisen välittömästi.

Tässä webinaarissa opit luomaan testbench-tapahtumia ja komponenttiluokkia, jotka on helppo korjata ja käyttää uudelleen. SystemVerilog-koodille näytetään lisäsääntöjä yleisten virheiden estämiseksi.

Tässä webinaarissa opit, että SystemVerilogilla on monia dynaamisia data- ja matriisityyppejä. Sinulle näytetään, mitkä valita tulostaulukoille, harvoille muisteille, hajautusryhmille, testipenkeille ja muille.

Tässä webinaarissa opit, kuinka voit mallintaa laitteistorekistereitä bittitasolle asti tai rakentaa monimutkaisia tietotyyppejä, jotka sisältävät yhdistelmän eri elementtejä, kuten 4-tilan logiikan, 2-tilan kokonaislukuja, reaalilukuja ja lueteltuja tyyppejä.

Tässä webinaarissa opit luomaan luokkia UVM-tapahtumille, jotka tunnetaan myös nimellä sekvenssikohteet. Sinulle näytetään myös, missä nämä luodaan ja käytetään testipenkissä, ja mistä luokasta sinun pitäisi aloittaa.

Tässä webinaarissa opit luomaan luokkia UVM-sekvensseille, jotka sisältävät yhden tai useamman tapahtuman, kuinka testiluokka aloittaa sekvenssin ja kuinka tapahtumat kulkevat sekvenssiin ja sieltä muuhun testipenkkiin.

Tässä webinaarissa opit kaksi yleisintä ongelmaa, kun rajoitteiden ratkaisijan tulokset eivät vastaa aikomustasi: miten Verilog-lausekkeen arviointisääntöjä sovelletaan ja todennäköisyys vaikuttaa ratkaisuarvojen valintaan.

Tässä webinaarissa opit UVM 1800.2: n muutokset UVM 1.2: stä ja 1.1d: stä, jotta voit olla valmis omaksumaan uuden standardin. Käsittelemme UVM 1800.2: n keskeisiä lisäyksiä ja mitä uudessa UVM-keittokirjassa on.