EDA-alusta IC-todentamiseen ja DFM-optimointiin

Suunnittelusääntöjen tarkastusten määrä ei ole vain kasvanut, vaan myös tarkistustyypit ja toiminnot ovat kasvaneet dramaattisesti, mikä lisää tarvetta lisätä ja nopeuttaa laskentaa säilyttäen silti tarkkuuden ja tarkkuuden.

Tiheät ja hierarkkiset asettelut, lisääntyvä piirin monimutkaisuus, ja monimutkaiset valimosäännöt tarkoittavat, että LVS:n ja loisten suorittaminen ja virheenkorjaus piirin ennustettavuuden varmistamiseksi voi olla aikaa vievää ja resurssiintensiivistä pyrkimystä.

Suunnittelun monimutkaisuuden lisääminen ja lisääntynyt keskittyminen luotettavuuteen kaikilla sirusuunnittelun tasoilla IP: stä täyssiruun tekee IC-luotettavuusongelmien tarkasta ja täydellisestä todentamisesta välttämätöntä, mutta haastavaa.

DFM-optimointi auttaa suunnittelijoita tasapainottamaan tehon, suorituskyvyn ja alueen valmistettavuuteen, mutta useiden optimointistrategioiden johdonmukainen soveltaminen on usein vaikea ja vaativa tehtävä.

Suunnittelijoiden on hallittava ja navigoitava useiden suunnittelu- ja todentamistyökalujen välillä koko suunnitteluvirran ajan. Manuaaliset kutsut, mukautettu käyttöliittymäkoodi ja johdonmukaisen esityksen puute heikentävät tuottavuutta ja yhtenäisyyttä.