all
C++/SystemC Synthesis
Kattava HLS-virtaus, joka ottaa C ++ tai SystemC: n suunnittelutuloksi ja kohdistuu optimaalisesti taajuus- ja kohdetekniikalle viritettyihin ASIC-, eFPGA- tai FPGA-toteutuksiin.
Korkean tason synteesi ja todentaminen
Siemensin High-Level Synthesis (HLS) ja Verification (HLV) -alusta parantaa ASIC- ja FPGA-suunnittelu- ja todentamisvirtaasi verrattuna perinteiseen RTL: ään. C ++: n tai SystemC Catapultin käyttö tuottaa huippulaatuisia tuloksia suorituskyvyn, tehon ja alueen suhteen ainutlaatuisten HLV-ratkaisujen lisäksi.
TRENDIT JA TEKNOLOGIAT
RTL-suunnittelu ja todentaminen on liian hidasta ja kallista
RTL-tuottavuus, erityisesti uusien ja monimutkaisten lisäarvolohkojen osalta, on pysähtynyt. Suunnittelu- ja todentamishaasteet, jotka liittyvät uusien ja uusien arkkitehtuurien luomiseen, jotka tarjoavat etuja piissä langattomassa, 5G: ssä, AI/ML: ssä, autoteollisuudessa tai videon/kuvankäsittelyssä, eivät helpota suunnittelutiimien elämää.
Arkkitehtuurin etsintä
Onko laitteistosi järjestelmän suorituskyky rajoitettu? Valitsitko oikean perusmuistiarkkitehtuurin? Vai saitko selville vasta järjestelmäintegraation aikana? Korkean tason synteesi nopeuttaa suunnitteluavaruuden tutkimista.
Optimaalinen teho ja pinta-ala
Suorituskyvyn, tehon ja pinta-alan optimaalisen tasapainon tarjoaminen suunnittelutarpeisiisi on vaikeaa. Liian vähän suorituskykyä, liikaa virtaa tai liian paljon aluetta ja saatat unohtaa tuotesyklin. Hyödynnä HLS: ää suunnitellaksesi paremmin ja nopeammin.
Vieläkö virheenkorjaat RTL: ää?
Virheiden löytäminen myöhään RTL:ssä tarkoittaa menetettyjä mahdollisuuksia, vähemmän kilpailukykyistä piitä, nauhan viivästyksiä ja ECO-päänsärkyä. Catapult HLS -suunnittelu ja todentaminen tarjoaa oikeat ensimmäisen kerran RTL-mallit pienemmillä palvelin- ja työkalukustannuksilla.
VIRTUAALINEN HLS-SEMINAARI
Katapulttiasiakkaat keskustelevat HLS: n todellisesta käytöstä
Viime vuosina HLS: n käyttöönotto sirusuunnittelussa on tapahtunut räjähdysmäisesti, mikä johtuu suunnittelun ja todentamisen monimutkaisuuden lisääntymisestä sekä ajasta markkinapaineisiin. Catapult HLS antaa suunnittelijoille mahdollisuuden saada sirut markkinoille nopeammin lyhentämällä yleistä suunnittelu- ja todentamisvirtaa.
Catapultin korkean tason synteesiratkaisut
Catapultin korkean tason synteesiratkaisut tarjoavat C ++- ja SystemC-kielituen, FPGA- ja ASIC-riippumattomuuden, ASIC-tehon arvioinnin ja optimoinnin sekä viimeisimmän fyysisesti tietoisen multi-VT-alueen ja suorituskyvyn optimoinnin suunnittelusi parantamiseksi.
Catapultin korkean tason verifiointiratkaisut
Nopeuta korkean tason todentamisen (HLV) kulkua tunnetuilla ja luotetuilla menetelmillä Catapult HLV -alustan avulla. Vähennä SoC-vahvistuksen yleistä läpimenoaikaa ja kustannuksia jopa 80% hyödyntämällä korkean tason suunnittelutarkastusta, koodi/toiminnallista kattavuutta ja staattisia ja muodollisia menetelmiä.
Resurssikirjasto
Katapultin korkean tason synteesi
Ota selvää, miten Catapultin korkean tason synteesi- ja todentamisalustan avulla voit tehdä enemmän ja tehdä sen paremmin. Lue lisää AI/ML: stä, syväoppimisesta, konenäöstä, viestinnästä, videosta ja muusta. Siemensin korkean tason synteesi- ja verifiointityökalut (HLS & HLV) tarjoavat tarvitsemasi kilpailuedun.
