Kun SoC-mallit kasvavat yhä monimutkaisemmiksi - uusien ominaisuuksien integroinnin ja tiukempien PPA-vaatimusten ansiosta - suunnittelijat kohtaavat lukuisia kalliita ja aikaa vieviä iteraatioita toiminnallisuuden, suorituskyvyn ja valmistettavuuden optimoimiseksi.
Ajoitusrajoitusten kehittäminen ja validointi ovat kriittisiä toteutusvirran jokaisessa vaiheessa. Suunnittelijoiden on luotava ja hallittava erilaisia rajoitetyylejä eri tehtävien tukemiseksi.
Kellon suunnittelu on myös muuttumassa yhä monimutkaisemmaksi sirutoiminnallisuuden kasvaessa, mikä vaatii huomattavia ponnisteluja analysoimiseksi, redundanssien poistamiseksi ja CTS-moottorin ohjaamiseksi kohti optimaalista kellopuurakennetta.
Gencellicon-sarja vastaa keskeisiin haasteisiin sirukehityksen ja sulkemisen ajoituksessa automatisoimalla ja nopeuttamalla suunnitteluprosessia. Yhdistettynä vaihto-vasemmalle -menetelmään se mahdollistaa ennustettavammat ja tehokkaammat SoC-suunnittelusyklit — mikä vähentää kustannuksia, aikataulua ja suunnittelun iteraatioita. Se helpottaa myös korkealaatuista RTL-allekirjoitusta ja minimoi riskin uudelleenkäsittelystä synteesistä tai P&R:stä takaisin RTL: ään.