Optimoi
Tehon, suorituskyvyn, alueen, kustannusten ja luotettavuuden yhteisoptimointi piissä, pakkauksissa, väliaineissa ja piirilevyissä

Integroitu IC-pakkausratkaisu, joka kattaa kaiken suunnittelusta ja prototyyppien suunnittelusta allekirjoittamiseen erilaisille integraatiotekniikoille, kuten FCBGA, FOWLP, 2.5/3DIC ja muille. 3D-IC-pakkausratkaisumme auttavat sinua voittamaan monoliittisen skaalauksen rajoitukset.
Puolijohdeteollisuus on edistynyt ASIC-tekniikassa viimeisen 40 vuoden aikana, mikä on johtanut parempaan suorituskykyyn. Mutta kun Mooren laki lähestyy rajojaan, skaalauslaitteet ovat vaikeampia. Laitteiden kutistuminen vie nyt kauemmin, maksaa enemmän ja aiheuttaa haasteita tekniikassa, suunnittelussa, analysoinnissa ja valmistuksessa. Siten tulee 3D IC: hen.
3D IC on uusi suunnitteluparadigma, jota ohjaa IC-tekniikan skaalauksen, AKA Mooren lain, vähenevä tuotto.
Vaihtoehtoja ovat System-on-Chip (SOC) -järjestelmän jakaminen pienempiin alatoimintoihin tai komponentteihin, jotka tunnetaan nimellä ”chipletit” tai ”kova IP”, ja useiden stanssien käyttö ristikon koon asettamien rajoitusten voittamiseksi.
Saavutetaan tuomalla muistikomponentit lähemmäksi prosessointiyksiköitä, mikä vähentää etäisyyttä ja viivettä tietojen käyttämisessä. Komponentit voidaan pinota myös pystysuoraan, mikä mahdollistaa lyhyemmät fyysiset etäisyydet niiden välillä.
Heterogeenisellä integraatiolla on useita etuja, mukaan lukien kyky sekoittaa erilaisia prosessi- ja teknologiasolmuja sekä kyky hyödyntää 2.5D/3D-kokoonpanoalustoja.
3D-IC-suunnitteluratkaisumme tukevat arkkitehtonista suunnittelua/analyysiä, fyysisen suunnittelun suunnittelua/todentamista, sähkö- ja luotettavuusanalyysiä sekä testi-/diagnostiikkatukea valmistuksen luovuttamisen kautta.

Täysi järjestelmä heterogeeniseen järjestelmäsuunnitteluun, joka tarjoaa joustavan logiikan luomisen saumattomaan liitettävyyteen suunnittelusta lopulliseen järjestelmän LVS-järjestelmään. Lattiasuunnittelutoiminto tukee monimutkaisten heterogeenisten mallien skaalaamista.

Saavuta nopeammat suunnittelujaksoajat ja polku nauhansiirtoon suunnittelun reitittävyyden ja PPA-sulkemisen avulla sijoittelun optimoinnin aikana. Hierarkian sisäinen optimointi varmistaa huipputason ajoituksen sulkemisen. Optimoidut suunnittelutiedot tarjoavat paremman PPA: n, joka on sertifioitu kehittyneille TSMC: n solmuille.

Yksi alusta tukee edistynyttä SIP-, chiplet-, pii-väliposeria, orgaanista ja lasisubstraattisuunnittelua, mikä lyhentää suunnitteluaikaa edistyneellä IP-uudelleenkäyttömenetelmällä. SI/PI: n ja prosessisääntöjen suunnittelussa tapahtuvan vaatimustenmukaisuuden tarkistaminen eliminoi analyysi- ja allekirjoitusiteraatiot.

Tämä ratkaisu tarkistaa pakettikokoonpanon netlistan ”kultaiseen” referenssiverkkolistaan toiminnan oikeellisuuden varmistamiseksi. Se käyttää automaattista työnkulkua muodollisella tarkistuksella ja tarkistaa kaikki puolijohdelaitteiden väliset liitännät muutamassa minuutissa varmistaen korkean tarkkuuden ja tehokkuuden.



Kattava tarkistus asettelusta riippumattomalle alustan allekirjoitukselle Calibren avulla. Se vähentää allekirjoitusten iteraatioita ratkaisemalla virheet HyperLynx-DRC: n suunnittelun mukainen todentaminen, tuoton, valmistettavuuden parantaminen ja kustannusten ja romun vähentäminen.

Lämpöratkaisu, joka kattaa transistorin järjestelmätason ja skaalautuu varhaisesta suunnittelusta järjestelmän allekirjoitukseen, yksityiskohtaiseen painetason lämpöanalyysiin tarkat pakkaus- ja reunaehdot. Vähennä kustannuksia minimoimalla testisirujen tarve ja auttaa tunnistamaan järjestelmän luotettavuusongelmat.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
eCAD-kohtainen kirjasto- ja suunnittelutietojen hallinta. Varmistaa WIP-tietoturvan ja jäljitettävyyden komponenttien valinnalla, kirjastojen jakelulla ja mallien uudelleenkäytöllä. Saumaton PLM-integrointi tuotteen elinkaaren hallintaan, valmistuksen koordinointiin, uusien osien pyyntöihin ja omaisuuden hallintaan.

Käsittele useita stanssia/siplettejä stanssitason ja pinotason testauksen avulla, jotka tukevat IEEE-standardeja, kuten 1838, 1687 ja 1149.1. Se tarjoaa täyden pääsyn pakkauksessa olevaan muottiin, kiekkotestin validointiin ja laajentaa 2D-DFT:n 2,5D/3D: ään käyttämällä Tessent Streaming Scan Network -verkkoa saumattomaan integrointiin.

Poista aika, joka kuluu mukautettujen väylätoimintamallien (BFM) tai todentamiskomponenttien kehittämiseen ja ylläpitoon. Avery Verification IP (VIP) avulla järjestelmä- ja System-on-Chip (SoC) -tiimit voivat saavuttaa dramaattisia parannuksia todentamisen tuottavuuteen.

Solido Intelligent Custom IC Platform, joka toimii patentoidulla tekoälyllä varustetulla tekniikalla, tarjoaa huippuluokan piirivarmennusratkaisuja, jotka on suunniteltu vastaamaan 3D-IC-haasteisiin, täyttämään tiukat signaali-, teho- ja lämpöeheysvaatimukset ja nopeuttamaan kehitystä.

Varmista kytkentäluotettavuus ja ESD-kestävyys kattavilla pisteestä pisteeseen (P2P) vastus- ja virtatiheyden (CD) mittauksilla muotissa, välilaitteessa ja pakkauksessa. Ota huomioon prosessisolmujen ja ESD-menetelmien erot suojalaitteiden vankalla yhteenliitännällä.
Chipletti on suunniteltu ymmärtäen, että se yhdistetään muihin paketin sisäisiin chipletteihin. Läheisyys ja lyhyempi kytkentäetäisyys merkitsevät vähemmän energiankulutusta, mutta se tarkoittaa myös suuremman määrän muuttujien, kuten energiatehokkuuden, kaistanleveyden, alueen, latenssin ja sävelkorkeuden, koordinointia.
Tehon, suorituskyvyn, alueen, kustannusten ja luotettavuuden yhteisoptimointi piissä, pakkauksissa, väliaineissa ja piirilevyissä
Anna suunnitteluinsinööreille helppokäyttöisiä tekniikoita, jotka vähentävät riippuvuutta asiantuntijoista
Skaalautuvuus heterogeenisten tietojen hallintaan ja välittämiseen koko yrityksen laajuisten tiimien välillä ja digitaalisen jatkuvuuden ylläpitämiseksi
Poista iteraatiot varhaisella näkemyksellä loppupään suorituskyvystä ja prosessivaikutuksista jatkuvan todentamisen avulla
Heterogeeniset pakkausten suunnittelun ja todentamisen työnkulut
Chiplet-suunnittelupakettien käyttö auttaa tasoittamaan tietä 3D IC: n heterogeeniselle integra
atiolle Heterogeeninen suunnittelu menetelmät 3D IC: lle3D-IC-tekniikan ymmärtäminen: Integroitujen piirien tulevaisuuden paljastaminen LEHDIST
ÖTIEDOTE: Siemens automatisoi 2.5D- ja 3D-IC-suunnittelun testiin uudella Tessent Multi -muottiratkaisulla Vapauta 3D-IC-suunnittelun tuottavuuden
a>
Ota yhteyttä kysymyksillä tai kommenteilla. Olemme täällä auttamassa!