Clock Analyzer es una herramienta de visualización, análisis y verificación de la lógica de reloj. Utilizado en el análisis de reloj previo a CTS y la verificación del árbol de reloj posterior a CTS, ayuda a los diseñadores a comprender la propagación del reloj y la topología y fusionar puntos para depurar problemas del árbol de reloj, grupos de sesgo y cualquier conflicto de modo.
Clock Analyzer genera un diagrama visual detallado de la arquitectura de reloj, la lógica de reloj, la topología del reloj y las formas de onda, lo que ayuda a comprender la propagación del reloj a través del SOC y la capacidad de simplificar el diagrama de reloj para facilitar la legibilidad. Los diseñadores pueden explorar la lógica de reloj para determinar las interacciones de reloj, las excepciones del árbol de reloj, los grupos de sesgo, los conflictos de modo u otra información de este tipo.
Clock Analyzer ayuda a RTL y a los ingenieros de implementación con el diseño del reloj para minimizar el tiempo de depuración en la comprensión de la topología de la red de reloj. Los ingenieros de implementación pueden definir las restricciones de tiempo CTS para eliminar las iteraciones de CTS.
Proporciona capacidades para verificar la implementación de CTS en todos los dominios de energía, problemas de equilibrio, DRC, excepciones del árbol de reloj, conflictos de modo y validación de cualquier SDC asociado con CTS.
Al analizar las ramas de la red de reloj, Clock Analyzer puede determinar y optimizar la agrupación sesgada de las ramas independientes de la red de reloj para reducir el área, la energía y la congestión de la red de reloj.