Analizar escenarios óptimos de particionamiento del diseño en función del objetivo del diseñador. Análisis de factibilidad del RTL para eliminar problemas físicos desde el principio. Estimar el PPA en RTL y generar un plano de planta temprano. Genere garantías para todas las herramientas posteriores.
Gencellicon Chip Planner es la primera herramienta de desplazamiento a la izquierda que permite a los diseñadores obtener una visión profunda de la viabilidad de implementación física de su diseño en etapas muy tempranas sin depender de las herramientas de implementación tradicionales. Los diseñadores pueden explorar varios escenarios de planos de planta basados en métricas identificadas, con la capacidad de realizar análisis hipotéticos, seleccionando el escenario más eficiente para la implementación.
El planificador de chips está diseñado para proporcionar la capacidad de explorar el RTL y sugerir varias opciones de partición basadas en los criterios elegidos. Las nuevas reparticiones RTL tendrán el SDC correspondiente generado automáticamente.
Chip Planner proporciona una visión temprana de la implementación física del diseño y proporciona análisis de “qué pasaría si” para que los diseñadores tomen las mejores decisiones posibles de planos de planta seleccionando uno de los muchos planos de planta generados automáticamente.
verificación de planos de planta única de Chip Planner permite a los diseñadores validar los planos de planta contra el conjunto exhaustivo de reglas de la descripción del diseño real para verificar si hay inconsistencias entre el RTL, el plano de planta, la ubicación del puerto y el enrutamiento.