Eventos y seminarios web de Siemens EDA

Construya una base sólida en el modelado de datos EDM. Descubra cómo EDM Library estructura y define datos, conecta objetos a través de relaciones y reúne estos conceptos en un modelo de datos práctico. No se requiere experiencia previa.

Descubra cómo Siemens EDA y IEEE CEDA DATC están acelerando la investigación académica de EDA con los primeros puntos de referencia públicos de Aprisa P&R en casos de prueba abiertos y PDK, reproducibles a través de GitHub, presentados en ICCAD-2025 para la investigación RTL a GDS.

Catapult AI NN proporciona un flujo automatizado que comienza con un modelo de red neuronal Python y genera un acelerador de hardware RTL, lo que permite una exploración rápida del diseño para optimizar los objetivos de PPA.

Descubra cómo utilizar las mejores prácticas de Xpedition EDM e HyperLynx para mejorar la gestión de datos de simulación, optimizar los flujos de trabajo de verificación y crear un hilo digital rastreable entre el diseño y la verificación de PCB.

Desafíos de restricciones de tiempo relacionadas con DFT: Este flujo plantea una solución que integra Gencellicon con Tessent DFT para la generación de restricciones estructuradas, validación automatizada y propagación consistente.

Vea cómo Tessent MemoryBist integra ECC para obtener ganancias de rendimiento de fabricación: enmascaramiento de bits ECC, prevención de escape de pruebas y reparación asistida por ECC como una solución independiente o emparejada por redundancia para la confiabilidad en el sistema.

Obtenga información específica sobre Questa 2026.1: rendimiento de regresión más rápido, nuevas funciones de visibilidad de depuración y mejoras de cierre de cobertura para abordar la creciente complejidad del entorno UVM/SystemVerilog.

En este seminario web, mostraremos cómo los complementos adaptables le permiten ampliar Xpedition Standard bajo demanda: análisis de integridad de señal previo y posterior al diseño (powered by HyperLynx), diseño rígido-flexible y codiseño avanzado ECAD-MCAD.

Descubra cómo las estrategias de activación por reloj con informes basados en módulos identifican oportunidades de optimización en cascada dentro de las rutas de acceso y salida de ventilador y maximiza los vatios ahorrados por hora de ingeniería, lo que permite un diseño de bajo consumo de energía.

Descubra cómo el lenguaje PSS le permite especificar la intención de verificación y usar Questa One para crear pruebas aleatorias para usted; y estas pueden “realizarse” para ejecutarse en varias plataformas, herramientas y etapas de verificación.

Explore la arquitectura y microarquitectura SoftMax para equilibrar el rendimiento, el área y los recursos para la inferencia de borde. Descubra flujos de trabajo de diseño FPGA ágiles para seguir el ritmo de los algoritmos en evolución.

Descubra cómo Questa One Sim acelera la simulación con tecnología ParallelSim, PSS integrado, solucionador de restricciones VHDL, exclusiones de cobertura de código automatizadas y más para RTL, simulaciones a nivel de puerta y cobertura.

Este seminario web presentará el protocolo UALink, centrándose en su arquitectura y características clave que permiten sistemas de IA escalables; luego, sumérgete en las capacidades esenciales de Siemens Avery UALink Verification IP.

Este seminario web presentará el protocolo UALink, centrándose en su arquitectura y características clave que permiten sistemas de IA escalables; luego, sumérgete en las capacidades esenciales de Siemens Avery UALink Verification IP.

Descubra la síntesis de alto nivel y sus beneficios en la producción rápida y precisa de aceleradores de hardware. Cubriremos el diseño paso a paso y la verificación del algoritmo Wake Word usando HLS.

Los flujos de trabajo en silos crean cuellos de botella que ralentizan los ciclos de diseño y comprometen la calidad. Este seminario web presenta un nuevo enfoque para entornos de verificación sinérgica utilizando el ecosystem integrado de Questa™ Developer/IVE.

Descubra cómo Aprisa AI y el sistema EDA AI de Siemens aumentan la productividad de RTL a GDS en 10 veces, la eficiencia del tiempo de cálculo en 3x y el PPA en un 10%, con ML & RL, IA generativa y agentic para un aprendizaje acelerado y automatización del flujo de trabajo EDA.

Este seminario web muestra cómo Questa One Property Assist convierte las solicitudes del usuario en solicitudes LLM optimizadas, recupera las soluciones de LLM proporcionadas y presenta las mejores propiedades SVA generadas para el usuario.

Este seminario web presenta Questa One Sim CX, una innovadora solución de simulación basada en cobertura que revoluciona la verificación UVM al automatizar la inferencia de cobertura y estímulo, sesgando la generación hacia áreas descubiertas.

Descubra cómo la solución Questa One DFT Verification, combinada con Tessent Silicon Lifecycle Solutions, ofrece una evolución en la experiencia del usuario y el rendimiento para abordar estos desafíos emergentes de verificación.

Descubra cómo Questa One Sim FX optimiza las campañas de fallas con capacidades de optimización de listas de fallas y clasificación de pruebas, e integración perfecta con entornos de banco de pruebas existentes y capacidades integrales de análisis de fallas.

Descubra cómo Questa Verification IQ Testplan Author se integra con las herramientas de gestión del ciclo de vida de las aplicaciones (Siemens Polarion y Jama) para ofrecer una solución de trazabilidad colaborativa que transforma su flujo de trabajo de verificación

Esta sesión presentó una solución transformadora de plataformas conectadas con enfoques basados en datos e integración de IA para abordar los desafíos que enfrentan las interdependencias, las limitaciones y la eficiencia de la fuerza laboral y la garantía de calidad.

En este seminario web, exploraremos cómo la clasificación de fallas funcionales mejora la cobertura de defectos. Conozca las ventajas de integrar la clasificación de fallas funcionales en los procesos DFT, específicamente abordando fallas que no se pueden probar mediante pruebas de escaneo.

Esta sesión cubrió Avery Verification IP for Ethernet 1.6T, Infiniband, UALink y UEC; proporcionando cobertura integral del protocolo, escalabilidad y depuración avanzada para verificar diseños complejos para conectividad de próxima generación.

Este seminario web profundizará en el papel crítico de la verificación de seguridad de hardware, explicando por qué es esencial para proteger los diseños FPGA modernos desde RTL hasta el flujo de bits FPGA. Destacado: Bitwise de Red Balloon Security

En este seminario web, exploraremos el poder del código de depuración y la cobertura funcional mientras la simulación RTL aún se está ejecutando, y cómo el análisis de cobertura interactivo puede conducir a un diseño y una creación de banco de pruebas significativamente más rápidos.

Esta sesión mostrará cómo acelerar el análisis de la causa raíz y reducir el tiempo de recuperación de depuración con Questa Verification IQ Regression Navigator, una solución de verificación basada en datos colaborativa basada en navegador de próxima generación.