Eventos y seminarios web de Siemens EDA

Obtenga información específica sobre Questa 2026.1: rendimiento de regresión más rápido, nuevas funciones de visibilidad de depuración y mejoras de cierre de cobertura para abordar la creciente complejidad del entorno UVM/SystemVerilog.

En este seminario web, mostraremos cómo los complementos adaptables le permiten ampliar Xpedition Standard bajo demanda: análisis de integridad de señal previo y posterior al diseño (powered by HyperLynx), diseño rígido-flexible y codiseño avanzado ECAD-MCAD.

Descubra cómo las estrategias de activación por reloj con informes basados en módulos identifican oportunidades de optimización en cascada dentro de las rutas de acceso y salida de ventilador y maximiza los vatios ahorrados por hora de ingeniería, lo que permite un diseño de bajo consumo de energía.

Descubra cómo el lenguaje PSS le permite especificar la intención de verificación y usar Questa One para crear pruebas aleatorias para usted; y estas pueden “realizarse” para ejecutarse en varias plataformas, herramientas y etapas de verificación.

Explore la arquitectura y microarquitectura SoftMax para equilibrar el rendimiento, el área y los recursos para la inferencia de borde. Descubra flujos de trabajo de diseño FPGA ágiles para seguir el ritmo de los algoritmos en evolución.

Descubra cómo Questa One Sim acelera la simulación con tecnología ParallelSim, PSS integrado, solucionador de restricciones VHDL, exclusiones de cobertura de código automatizadas y más para RTL, simulaciones a nivel de puerta y cobertura.

Este seminario web presentará el protocolo UALink, centrándose en su arquitectura y características clave que permiten sistemas de IA escalables; luego, sumérgete en las capacidades esenciales de Siemens Avery UALink Verification IP.

Este seminario web presentará el protocolo UALink, centrándose en su arquitectura y características clave que permiten sistemas de IA escalables; luego, sumérgete en las capacidades esenciales de Siemens Avery UALink Verification IP.

Descubra la síntesis de alto nivel y sus beneficios en la producción rápida y precisa de aceleradores de hardware. Cubriremos el diseño paso a paso y la verificación del algoritmo Wake Word usando HLS.

Los flujos de trabajo en silos crean cuellos de botella que ralentizan los ciclos de diseño y comprometen la calidad. Este seminario web presenta un nuevo enfoque para entornos de verificación sinérgica utilizando el ecosystem integrado de Questa™ Developer/IVE.

Descubra cómo Aprisa AI y el sistema EDA AI de Siemens aumentan la productividad de RTL a GDS en 10 veces, la eficiencia del tiempo de cálculo en 3x y el PPA en un 10%, con ML & RL, IA generativa y agentic para un aprendizaje acelerado y automatización del flujo de trabajo EDA.

Este seminario web muestra cómo Questa One Property Assist convierte las solicitudes del usuario en solicitudes LLM optimizadas, recupera las soluciones de LLM proporcionadas y presenta las mejores propiedades SVA generadas para el usuario.

Este seminario web presenta Questa One Sim CX, una innovadora solución de simulación basada en cobertura que revoluciona la verificación UVM al automatizar la inferencia de cobertura y estímulo, sesgando la generación hacia áreas descubiertas.

Descubra cómo la solución Questa One DFT Verification, combinada con Tessent Silicon Lifecycle Solutions, ofrece una evolución en la experiencia del usuario y el rendimiento para abordar estos desafíos emergentes de verificación.

Descubra cómo Questa One Sim FX optimiza las campañas de fallas con capacidades de optimización de listas de fallas y clasificación de pruebas, e integración perfecta con entornos de banco de pruebas existentes y capacidades integrales de análisis de fallas.

Descubra cómo Questa Verification IQ Testplan Author se integra con las herramientas de gestión del ciclo de vida de las aplicaciones (Siemens Polarion y Jama) para ofrecer una solución de trazabilidad colaborativa que transforma su flujo de trabajo de verificación

Esta sesión presentó una solución transformadora de plataformas conectadas con enfoques basados en datos e integración de IA para abordar los desafíos que enfrentan las interdependencias, las limitaciones y la eficiencia de la fuerza laboral y la garantía de calidad.

En este seminario web, exploraremos cómo la clasificación de fallas funcionales mejora la cobertura de defectos. Conozca las ventajas de integrar la clasificación de fallas funcionales en los procesos DFT, específicamente abordando fallas que no se pueden probar mediante pruebas de escaneo.

Esta sesión cubrió Avery Verification IP for Ethernet 1.6T, Infiniband, UALink y UEC; proporcionando cobertura integral del protocolo, escalabilidad y depuración avanzada para verificar diseños complejos para conectividad de próxima generación.

Este seminario web profundizará en el papel crítico de la verificación de seguridad de hardware, explicando por qué es esencial para proteger los diseños FPGA modernos desde RTL hasta el flujo de bits FPGA. Destacado: Bitwise de Red Balloon Security

En este seminario web, exploraremos el poder del código de depuración y la cobertura funcional mientras la simulación RTL aún se está ejecutando, y cómo el análisis de cobertura interactivo puede conducir a un diseño y una creación de banco de pruebas significativamente más rápidos.

Esta sesión mostrará cómo acelerar el análisis de la causa raíz y reducir el tiempo de recuperación de depuración con Questa Verification IQ Regression Navigator, una solución de verificación basada en datos colaborativa basada en navegador de próxima generación.

Esta sesión profundizará en las características avanzadas de la IP de verificación PCIe Gen 7 de Avery, incluida la creación dinámica del banco de pruebas, la generación sofisticada de tráfico, la inyección de errores y las comprobaciones de cumplimiento de protocolos

Este seminario web se centrará en el uso de SafetyScope a lo largo del ciclo de diseño de seguridad: fase arquitectónica, fase RTL y fase posterior a la síntesis. Demostraciones: métricas FIT e ISO 26262, y si el análisis llega a ASIL B, listas de fallas optimizadas.

La depuración de bancos de pruebas puede ser un desafío, por lo que este seminario web mostrará capacidades para simplificar y acelerar el proceso, como paso de líneas básicas, monitoreo dinámico de variables, depuración de restricciones y visualización de topología UVM

Este seminario web lo equipará con métodos integrales de cumplimiento de seguridad y protección para abordar los requisitos actuales y emergentes para los diseños FPGA utilizando la verificación de equivalencia FPGA desde RTL hasta Bitstream.

Esta sesión explorará las potentes funciones de regresión inteligente dentro del navegador Questa Verification IQ Regression Navigator de Siemens EDA, una solución de verificación basada en datos AI/ML colaborativa de próxima generación basada en navegador.

Este seminario web mostrará las limitaciones de la verificación del modelo de referencia FPU C++ existente frente a un flujo alternativo que utiliza la verificación formal de propiedades para verificar de manera efectiva los diseños de FPU; asegurando su precisión y confiabilidad.