Diseño conjunto de FPGA/PCB

Integración de flujos

La optimización de E/S está estrechamente integrada con el flujo de diseño de Xpedition Enterprise, al que se puede acceder en cualquier fase del proyecto mediante una pestaña del entorno de diseño esquemático de Xpedition. Las bases de datos de esquemas, diseño de PCB y FPGA se mantienen sincronizadas mediante el asistente de sincronización. Esto permite a los usuarios controlar mejor el flujo de datos de diseño del proyecto. Además, los usuarios de esquemas pueden decidir cuándo se van a transferir los datos de la FPGA (nuevos o actualizados) al diseño de la PCB. Antes de iniciar la colocación o el enrutamiento en la PCB, el optimizador de E/S permite planificar la planta utilizando los datos del proyecto de Xpedition en la ventana del plano para una mejor asignación inicial. Luego, los resultados se pueden exportar al entorno de diseño de Xpedition. Las piezas de FPGA se gestionan a nivel de biblioteca empresarial o de proyecto.

Agrupación de señales

Los grupos de señales se pueden crear fácilmente para gestionar la complejidad de las señales de las FPGA con un alto número de pines y acelerar el proceso de asignación de pines. Cada grupo puede definir las interfaces de determinadas funciones de hardware que se implementarán más adelante en la FPGA. Estos grupos pueden tratarse como entidades de HDL independientes dentro de la herramienta. Los grupos de señales pueden crearse manualmente a través de la GUI o extraerse de un archivo HDL (Verilog o VHDL).

Particionamiento de pines

Al agrupar los pines en los bancos de E/S de la FPGA, el optimizador ofrece más flexibilidad en la asignación de pines. Las ventajas de la partición de pines incluyen una mejor planificación de las conexiones a los PCB, la generación personalizada de símbolos y la minimización de las reglas de intercambio de pines dentro del grupo, lo que lleva a un mejor control de la optimización de los pines y a una mejora del desentrañamiento de la red. Además, los grupos de señales se pueden asignar a una partición como una sola entidad, lo que elimina la necesidad de dividir los grupos de señales entre los bancos de E/S. La GUI hace que la gestión de las particiones de pines dentro de la herramienta sea intuitiva y sencilla.

Asignaciones de señales y pines

Asignar manualmente cientos de señales HDL a los pines de la FPGA y, al mismo tiempo, cumplir estrictamente las normas de los proveedores de FPGA es un desafío para todos. Para contrarrestar esto, el optimizador de E/S proporciona a los usuarios una interfaz gráfica intuitiva y repleta de funciones útiles. Van desde la asignación automática, la supervisión de los estándares de señal, la asignación con solo arrastrar y soltar, la compatibilidad con operaciones en conjuntos de objetos y el filtrado dinámico. Esto hace que la asignación de pines de señal sea una operación sencilla. Cada cambio realizado en la asignación de pines se gestiona en todo el flujo integrado de la FPGA y se mantiene coherente, ya que el optimizador se encuentra entre los flujos de la FPGA y el PCB, y comunica todos los cambios realizados en cada lado.

Generación automática de piezas y símbolos

La propia naturaleza de los dispositivos FPGA requiere un enfoque diferente del proceso de generación de símbolos. La lógica de la FPGA puede cambiar varias veces durante el proyecto y los símbolos deben mantenerse coherentes con esos cambios. Los usuarios disponen de un conjunto de potentes funciones que hacen que la creación de símbolos sea fácil, rápida y sin errores, a la vez que permiten un control total del proceso de creación de símbolos. En comparación con la creación manual de símbolos, el tiempo se reduce de horas o días a minutos.

Planificación de planta

Una fase importante del flujo de diseño de los PCB es la colocación y orientación de los componentes en el propio diseño de la placa. La planificación de la planta se puede realizar antes y durante el proceso de diseño de la PCB. Los diseñadores tienen la clara ventaja de poder realizar cambios en la asignación de pines de la FPGA desde las primeras fases del proyecto.

La línea neta se está deshaciendo

• Las asignaciones señal-pin se pueden optimizar automáticamente respetando las reglas y restricciones específicas de los pines. Esto permite desentrañar la línea de red de manera altamente eficiente, lo que se traduce en:
• Número reducido de capas
• Minimización de los problemas de integridad de la señal
• Aumento de los presupuestos de tiempo
• Minimización de la longitud de las trazas en el PCB
• Tiempo de ruta mucho más rápido de la FPGA in situ en la placa.

El optimizador de E/S garantiza un intercambio de pines sin errores durante el proceso de asignación de señales. Puede que el desentrañado se haga en los datos de diseño de la Xpedition o mucho antes durante la planificación de la planta. Además, es totalmente compatible entre los alfileres, los escapes de alfileres, el final del trazado y los objetivos de la ruta.

FPGA multiinstancia

En la mayoría de los casos, el mismo dispositivo FPGA tendrá diferentes funciones lógicas compartidas entre proyectos o incluso compartidas dentro de un solo proyecto. El optimizador de E/S es totalmente compatible con estas situaciones y se hace automáticamente durante el desarrollo del proyecto. Las FPGA representadas con diferentes símbolos funcionales en el informe de la lista de materiales aparecen junto con los códigos del proveedor.

Optimización de múltiples FPGA

La optimización exitosa de las conexiones entre dos o más dispositivos FPGA es casi imposible de realizar sin esta tecnología de última generación. El algoritmo de optimización evalúa todas las combinaciones de conexiones posibles para llegar a la interconexión óptima, lo que minimiza los cruces netos derivados de la asignación inicial y permite tasas de finalización de rutas más altas. El optimizador de E/S de la FPGA incluye de serie la optimización multiFPGA.