Diseño y verificación de DDRx

HyperLynx realiza análisis integrados de integridad y temporización de la señal para las interfaces de doble velocidad de datos (DDR), verificando los requisitos de calidad, sesgo y temporización de la señal. La extracción automatizada de diseños, el modelado electromagnético 3D y las técnicas de simulación avanzadas admiten aplicaciones DDR5 y de análisis con reconocimiento de energía.

Recursos de HyperLynx

Analizando las interfaces DDR

Las interfaces DDR contienen varios grupos de señales, cada uno con requisitos de calidad de señal únicos. También tienen relaciones de temporización relativa entre los grupos de señales que deben cumplirse. Hay que analizar todas las señales de todos los grupos para garantizar que el diseño funciona según lo previsto. En la imagen que se muestra aquí, hay más de 64 señales, que incluyen reloj, comando/dirección, datos, luz estroboscópica de datos y estado. Un problema de calidad o temporización de la señal con una sola señal puede hacer que toda la interfaz quede inoperativa.

Afortunadamente, las interfaces DDR están asociadas a las especificaciones JEDEC que documentan los requisitos de la interfaz, pero solo para la parte DRAM de la interfaz. JEDEC no especifica los requisitos de señal o temporización de E/S del controlador, por lo que los diferentes controladores tendrán un comportamiento único que hay que tener en cuenta durante el análisis. Por ejemplo, los controladores pueden realizar un desajuste por interfaz, byte, nibble o bit individual, o no hacerlo en absoluto.

Para garantizar que una interfaz funcione es necesario garantizar que se cumplen los requisitos de calidad y temporización de la señal en todas las señales y relaciones entre grupos, incluidos los comportamientos específicos del controlador. Esto requiere simular todas las señales y posprocesar los datos de forma de onda para extraer las medidas oculares e interconectar los tiempos de vuelo para utilizarlos durante los cálculos de temporización. Realizar este análisis para obtener una interfaz DDR completa es difícil, ya que hay docenas de señales implicadas. Lo ideal es que este análisis se automatice por completo, por la complejidad y el número de pasos de análisis que implica.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Verificación automática de la interfaz completa después de la maquetación

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx automatiza por completo la verificación posterior al diseño con DDR de interfaz completa al combinar la extracción automática de la topología del diseño con la simulación avanzada basada en el protocolo DDR, el posprocesamiento integral de formas de onda y la generación de informes.

La verificación de DDR de HyperLynx ofrece varios niveles de precisión en el modelado de diseño, lo que le permite activar y desactivar diferentes fenómenos físicos para comprobar sus efectos individuales en el rendimiento general del sistema. Los flujos de análisis automatizados están totalmente integrados con los HyperLynx Advanced Solvers y proporcionan un modelado preciso de las rutas de retorno no ideales, el intercambio de la corriente de retorno y los impactos del ruido de conmutación simultánea (SSN). Lo mejor de todo es que el modelado de diseño está totalmente automatizado (basta con especificar las señales de interés, los criterios para considerar las señales como agresivas) y HyperLynx se encarga del resto.

La verificación posterior al diseño de la DDR de HyperLynx realiza un análisis específico del protocolo en función de la tecnología DRAM y las características del controlador seleccionadas, y produce un informe HTML detallado que le indica qué ha pasado, qué ha fallado y en qué medida.

Análisis del diseño previo a la maquetación

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Una vez definida una estrategia de enrutamiento adecuada, las restricciones pueden capturarse gráficamente e introducirse automáticamente en el diseño.

A medida que aumentan las velocidades de la DDR, los márgenes de tensión y tiempo siguen cayendo, por lo que es imperativo investigar a fondo el espacio de diseño con simulación antes de empezar el diseño. La mayoría de las metodologías de análisis de DDR se centran casi exclusivamente en el análisis previo al diseño, en el que se analizan un puñado de señales para representar el rendimiento de toda la interfaz.

Durante el análisis previo al diseño, es de vital importancia modelar el diseño tal como se construirá realmente, en lugar de una representación idealista que no se pueda diseñar o fabricar en la práctica. HyperLynx está estrechamente integrado con el software Z-Planner (TM) de Z-Zero para garantizar que las características de apilamiento y rastreo del diseño representan una realidad física que se puede lograr con un proveedor de fábrica específico.

El análisis previo al diseño es un proceso interactivo en el que los diseñadores crean una topología de diseño propuesta, realizan análisis, revisan los resultados e iteran. Es importante que el proceso de análisis informe sobre los márgenes de tensión y temporización del diseño, ya que se medirán realmente en el contexto del sistema. El análisis previo al diseño de HyperLynx se basa en el editor de esquemas LineSim, que permite a los diseñadores explorar los efectos del orden, la terminación y las capas de enrutamiento de las rutas, a través de las geometrías y la longitud/geometría/espaciado de los trazos en el rendimiento de su diseño.

Análisis unificado previo y posterior al diseño

El análisis previo al diseño define un conjunto de directrices de diseño que deberían permitir que el sistema funcione correctamente, si la exploración previa al diseño fue exhaustiva y se siguieron al pie de la letra las reglas de diseño. La verificación posterior a la maquetación analiza el comportamiento del diseño tal como estaba diseñado realmente y detecta los casos en los que las directrices no se siguieron correctamente o simplemente no fueron lo suficientemente exhaustivas.

Ambas formas de análisis son importantes. La exploración previa al diseño ayuda a optimizar los esfuerzos de diseño y a evitar excesivas repeticiones. La verificación posterior al diseño ayuda a garantizar que el diseño está listo para la verificación del prototipo y no contiene problemas que lo hagan fallar en el laboratorio, donde la depuración, la actualización y la refabricación llevan mucho tiempo y son caros.

La exploración previa al diseño establece las expectativas sobre cómo funcionará el diseño y cuáles serán los márgenes operativos. La verificación posterior al diseño debe realizar el mismo proceso analítico e informar de los resultados de la misma manera que la exploración previa al diseño, de modo que los dos conjuntos de resultados se puedan comparar fácilmente. Lo ideal es que el proceso de análisis esté totalmente automatizado, debido a la complejidad y al número de pasos del proceso. Eso es exactamente lo que hace el análisis de DDR de HyperLynx: utilizar el mismo flujo de análisis automatizado que arroja los mismos resultados en el mismo formato, de modo que cualquier problema que surja durante el diseño se puede aislar y resolver rápidamente.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Informe exhaustivo de los resultados de la simulación

Software interface with graphs, charts, and data tables displaying financial or analytical information

El análisis de DDR de HyperLynx produce un informe completo que enumera las señales analizadas y muestra las que han pasado, las que han fallado y en qué medida.

Los resultados se presentan en formato HTML con hipervínculos organizados por pestañas, que incluyen lectura de datos, escritura de datos, dirección/comando, señales diferenciales, gráficos de diagrama ocular y sesgado de DQ/DQS. Una pestaña de resumen independiente convierte el informe general en una tabla maestra de resultados. Cada pestaña del informe muestra los valores requeridos y medidos para los parámetros JEDEC y los parámetros específicos del controlador, junto con hipervínculos que permiten a los usuarios ver los detalles de las mediciones en un visor interactivo de formas de onda. Los resultados se pueden filtrar y ordenar, lo que permite a los diseñadores determinar rápidamente los valores mínimos y máximos y aislar las áreas problemáticas.

Un visor de diagramas oculares independiente e interactivo presenta los principales resultados del informe en forma tabular, lo que permite a los diseños trazar un diagrama ocular seleccionando una fila de señales de la tabla. La tabla se puede filtrar y ordenar, similar al informe HTML. Se puede mostrar el antifaz adecuado y específico del protocolo para mostrar los márgenes de tensión y temporización de la señal.

Análisis DDR avanzado y compatible con protocolos

El análisis DDR de interfaz completa es un proceso complejo, específico del protocolo y del dispositivo. El proceso analítico exacto, las mediciones de la forma de onda y el cálculo del tiempo difieren según la tecnología DRAM y el controlador que se utilice. HyperLynx entiende los requisitos de protocolo para las tecnologías DDR-2, 3, 4, 5 y LPDDR-2, 3, 4, 5, incluidas las memorias DDR5 con búfer (registradas). HyperLynx utiliza una combinación de modelos de temporización y opciones de configuración del asistente de análisis para establecer las capacidades del controlador y configurar el análisis. Las capacidades del controlador especificadas por el asistente de análisis incluyen la temporización de direcciones 1T/2T, la nivelación de lectura y escritura, la configuración de terminación dinámica, las capacidades de desalineación de DQ/DQS y más.

A medida que aumentan las velocidades de datos, las interacciones entre las señales y la red de suministro de energía (PDN) adquieren más importancia y pueden consumir una parte importante del margen operativo disponible del diseño. Modelar estos efectos requiere un modelo de simulación preciso para la red combinada de suministro de señal y potencia. El análisis DDR de HyperLynx se integra perfectamente con el solucionador híbrido HyperLynx Advanced Solvers para generar estos modelos de simulación. Con el análisis Power-Aware, los efectos de las rutas de devolución de señal no ideales, el intercambio de corriente de la ruta de retorno y el ruido de conmutación simultánea se pueden incluir o excluir de forma selectiva del análisis, lo que permite cuantificar la magnitud de su impacto en los márgenes operativos.

La memoria DDR5 representa un capítulo completamente nuevo en el modelado y la simulación de DDR, debido a la inclusión de circuitos de ecualización en los receptores de los dispositivos. Esto requiere una nueva generación de modelos y técnicas de simulación DDR5 (IBIS-AMI). Además, la DDR5 exige calcular los márgenes oculares con probabilidades de 1 a 16, lo que no es posible con las técnicas de simulación de DDR convencionales. HyperLynx es totalmente compatible con los modelos de simulación DDR5 IBIS-AMI con las funciones más recientes y es compatible con varios métodos de simulación para ofrecer diferentes compensaciones entre la velocidad y la precisión de la simulación. HyperLynx también permite utilizar los modelos IBIS-AMI con controladores analógicos de un solo extremo que tienen diferentes impedancias y velocidades de borde de subida/bajada, algo que no forma parte de forma nativa de la propia especificación IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

El análisis avanzado de la DDR5 de HyperLynx admite el modelado simultáneo de la asimetría de subida/caída y el cálculo de los resultados hasta el 1e-16, cumpliendo con los requisitos más estrictos de la especificación DDR5.

Diseño y verificación de DDRx

Análisis de interfaz DDR