ReqTracer

En este seminario web, aprenderá a implementar afirmaciones simultáneas mediante las aserciones de SystemVerilog (SVA) y comprenderá mejor cómo pueden complementar sus metodologías de verificación actuales.

Harry Foster destaca las principales conclusiones del estudio de verificación funcional del Grupo de Investigación Wilson de 2022 y ofrece su interpretación y análisis sobre las tendencias emergentes actuales en el diseño y la verificación de ASIC y FPGA.

En este seminario web, aprenderá cómo el marco de la UVM y Questa Verification IP permiten

creación de bancos de pruebas en un día para que el equipo pueda centrarse en crear pruebas y cerrar la cobertura.

En este seminario web, examinaremos las formas de crear bancos de pruebas potentes y reutilizables ocultando las señales y proporcionando a los redactores de pruebas un proxy que les permita empezar a escribir las pruebas de forma inmediata.

En este seminario web, aprenderá a crear transacciones de banco de pruebas y clases de componentes que se puedan depurar y reutilizar fácilmente. Se muestran reglas adicionales para el código SystemVerilog para evitar errores comunes.

En este seminario web, descubrirá que SystemVerilog tiene muchos tipos de matrices y datos dinámicos. Se le mostrará cuáles elegir para los marcadores, las memorias dispersas, las matrices de hachís, los bancos de pruebas y más.

En este seminario web, descubra cómo puede modelar los registros de hardware hasta el nivel de bits o crear tipos de datos complejos que contengan una combinación de diferentes elementos, como lógica de 4 estados, enteros de 2 estados, números reales y tipos enumerados.

En este seminario web, aprenderá a crear clases para las transacciones de la UVM, también conocidas como elementos de secuencia. También se le mostrará dónde se crean y utilizan en un banco de pruebas y con qué clase debe empezar.

En este seminario web, aprenderá a crear clases para secuencias de la UVM, que contienen una o más transacciones, cómo una clase de prueba inicia una secuencia y cómo fluyen las transacciones hacia y desde la secuencia al resto del banco de pruebas.

En este seminario web aprenderá los dos problemas más comunes cuando los resultados de un solucionador de restricciones no coinciden con su intención: cómo se aplican las reglas de evaluación de expresiones de Verilog y el efecto que tiene la probabilidad a la hora de elegir los valores de las soluciones.

En este seminario web, conocerá los cambios en la UVM 1800.2 con respecto a las UVM 1.2 y 1.1d para que esté preparado para adoptar el nuevo estándar. Hablaremos sobre las principales incorporaciones a la UVM 1800.2 y lo que hay en el nuevo libro de cocina de la UVM.