Questa Analyze Architecture

En este seminario web, descubrirá por qué la verificación formal es el componente clave para tener éxito en la era de Next Normal, donde el éxito del silicio en el primer paso es crucial y garantizar la calidad durante todo el ciclo de verificación es esencial.

En este seminario web, analizaremos las siguientes técnicas: abstracción básica, configuración y optimización de restricciones, independencia de datos y no determinismo. Estos métodos son fáciles de aplicar y aumentan el rendimiento de los análisis formales.

En este seminario web, le mostraremos cómo, con un poco de conocimiento de diseño y previsión de su parte, puede aprovechar estos dos principios (DI y ND) para reducir su análisis formal a cuestión de minutos frente a horas.

En este seminario web, le mostraremos cómo utilizar el código de comprobación de propiedades (SVA) estándar IEEE y las herramientas formales disponibles para comprobar de forma rápida y exhaustiva que el transporte de datos a través del DUT cumple con la especificación.

En este seminario web, aprenderá los tipos de construcciones de DUT que suelen causar problemas de análisis formal y cómo aplicar técnicas comprobadas en el tiempo para abstraerlas de forma segura y así la verificación formal puede llegar rápidamente a su fin.

En este seminario web, le mostraremos cómo escribir las restricciones óptimas para el análisis formal y cómo subrestringir y sobrerestringir deliberadamente el análisis para obtener más información sobre la eficacia de las restricciones.

En este seminario web, aprenderá cómo la verificación de la implementación de FPGA puede acelerar el flujo de diseño, reducir las pruebas en el laboratorio, permitir un uso agresivo de la optimización y reducir drásticamente los riesgos de posproducción.

Proteger su hardware es tan importante como proteger su software de los ciberataques. En esta sesión se demostrará la verificación temprana de la seguridad de un pequeño módulo de propiedad intelectual (IP) destinado a la integración de circuitos integrados.

En este seminario web, comprenderá las aplicaciones formales automáticas que se pueden utilizar para resolver los desafíos actuales de diseño y verificación que se presentan habitualmente al desarrollar diseños de ASIC y FPGA.

En este seminario web, le mostraremos cómo emplear un flujo automatizado y de base formal que garantice una cobertura total del espacio estatal de sus registros, cómo verificar exhaustivamente las conductas y cualquier conducta ilegal sin tener que aprender nada formal.

En este seminario web, abordaremos la metodología formal en detalle, centrándonos en el ABC de lo formal: (A) la abstracción, (B) la búsqueda de errores y las pruebas de construcción, y (C) la cobertura en el contexto del control de propiedades.

En este seminario web, verá cómo las aplicaciones formales, fáciles de usar, pasan a los primeros pasos de la comprobación formal de la propiedad; la idea práctica de una verificación formal exhaustiva a nivel de módulo hasta la promesa de un desarrollo impulsado por la propiedad.

En este seminario web, compartiremos una metodología integral de base estática y formal que emplea la aplicación automatizada Questa X-Check que permite a los equipos de diseño detectar los problemas de causa «X» al principio del proceso de diseño de RTL.

En este seminario web, aprenderá a aprovechar los análisis formales para encontrar y corregir el mayor número posible de errores funcionales y, en última instancia, mejorar la calidad del producto final y reducir el riesgo de que se repitan.

En este seminario web, descubrirá por qué la solicitud formal al principio del desarrollo acorta el ciclo general de verificación, ya que encuentra y corrige la mayoría de los errores durante el desarrollo en lugar de al final del juego de verificación.