Ya sea que esté realizando una prueba estructural tradicional, una autocomprobación integrada en memoria (MBIST) o un diseño más avanzado para la prueba (DFT), formatos como paramétrico, caracterización de E/S e incluso pruebas funcionales, la aplicación Veloce DFT puede gestionar todos los modos de prueba de DFT que se ejecutan en los SoC de producción
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La aplicación Veloce Design-for-Test (DFT) proporciona un enfoque de desplazamiento a la izquierda para diseñar para la validación del patrón de prueba. La aplicación Veloce DFT es un flujo de validación de patrones DFT optimizado para la emulación que es más rápido que la simulación de software tradicional. La aplicación DFT es compatible con todos los tipos de patrones de prueba que se ejecutan en el ATE (equipo de pruebas automatizadas). La aplicación Veloce DFT es totalmente compatible con la aplicación Veloce Fault para medir con precisión la cobertura de fallos o proporcionar una métrica funcional de clasificación de fallos. Se utiliza junto con la aplicación Veloce Power, la creación de perfiles de energía y la estimación del patrón para garantizar un programa de producción muy sólido.
Gestione de manera eficiente la lista de redes o el nivel de transferencia de registro (RTL) en un sistema en chip (SoC) de chip completo para tamaños de diseño de hasta 40 000 millones de puertas.
El Veloce DFT supera a la simulación tradicional en órdenes de magnitud. En algunos casos, hasta 16 000 veces la actuación
La aplicación Veloce DFT es compatible con el formato de archivo Standard Test Interface Language (STIL) de todo el sector
El número de patrones de prueba que se deben ejecutar para validar completamente un SoC cuesta tiempo y dinero. Estos grandes conjuntos de patrones deben ser robustos y funcionar durante el primer silicio, para no poner en peligro el calendario de entrega de la producción. Con la aplicación Veloce DFT y una aceleración basada en la emulación de más de 10 000 veces más rápida que la simulación por software, se puede establecer un proceso de validación más formal para alcanzar los objetivos marcados.
Con el Veloce DFT, se realiza un análisis estructural del diseño para eliminar los huecos de cobertura en el programa de producción. Una vez que se encuentra este conjunto de fallos y se crea un estímulo, las aplicaciones Veloce DFT y Fault automatizan por completo el proceso de ejecutar la prueba e inyectar los fallos de forma iterativa. La cobertura de fallos resultante se puede combinar con la base de datos de cobertura de la ATPG para obtener la cobertura del programa de pruebas finales.
Los métodos de prueba DFT estructurales añaden al diseño una lógica adicional de solo pruebas no funcionales, por lo que las redes eléctricas y el diseño del diseño pueden no estar optimizados para esta lógica adicional, lo que provoca eventos de alimentación, temperatura y velocidad en las pruebas que pueden reducir el rendimiento y afectar a los ingresos del proyecto. La aplicación Veloce DFT, junto con la aplicación Veloce Power, pueden ofrecer información sobre los eventos y las estimaciones de energía desde las primeras etapas del diseño y la planificación.
