Biblioteca de recursos de síntesis de alto nivel Catapult

Esta charla mostrará cómo se puede utilizar HLS para crear y evaluar rápidamente varias implementaciones de RTL para un acelerador de IA a partir de una sola descripción algorítmica.

Flujo de diseño que incluye el codiseño de hardware y software y HLS, que permite a los desarrolladores migrar las funciones con uso intensivo de procesamiento del software que se ejecuta en un procesador integrado a un acelerador basado en hardware como un periférico basado en un bus de acoplamiento débil.

La adopción de HLS para el diseño de chips se debe al aumento de la complejidad del diseño y la verificación y a las presiones sobre el tiempo de comercialización. La HLS permite a los diseñadores lanzar sus chips al mercado más rápido al reducir el flujo general de diseño y verificación.

Esta sesión muestra cómo crear diferentes tipos de aceleradores mediante HLS y cómo integrarlos en los diseños de procesadores RISC-V. Como ejemplos se utilizarán un algoritmo de inferencia de IA y un algoritmo de cifrado.

Este artículo describe el diseño y el despliegue, a escala, de un nuevo acelerador destinado a la transcodificación de vídeo a escala de almacén. El flujo de diseño de hardware de última generación adoptado en el desarrollo de la VCU utilizó Catapult. Consulte la sección 3.4.

Este itinerario formativo bajo demanda introduce a los ingenieros en C++, HLS y el uso de Catapult para el diseño de hardware.

Este itinerario de formación bajo demanda presenta a los usuarios los conceptos de diseño necesarios para el diseño, la depuración y la verificación de HLS mediante SystemC y la biblioteca MatchLib.

Esta ruta de aprendizaje introduce a los usuarios en el flujo HLV de Catapult, lo que permite una verificación funcional rigurosa de las fuentes de alto nivel mediante técnicas conocidas y fiables.

Flujo de diseño que incluye el codiseño de hardware y software y HLS, que permite a los desarrolladores migrar las funciones con uso intensivo de procesamiento del software que se ejecuta en un procesador integrado a un acelerador basado en hardware como un periférico basado en un bus de acoplamiento débil.

La adopción de HLS para el diseño de chips se debe al aumento de la complejidad del diseño y la verificación y a las presiones sobre el tiempo de comercialización. La HLS permite a los diseñadores lanzar sus chips al mercado más rápido al reducir el flujo general de diseño y verificación.

Este seminario utiliza un acelerador de IA y aprendizaje automático basado en el eje para demostrar cómo HLS puede pasar rápidamente de un algoritmo a un diseño basado en C, el análisis del rendimiento a nivel del sistema y la verificación integral con el cierre de la cobertura RTL.

Introducción y detalles técnicos para entender cómo HLS explora de forma rápida y precisa la potencia y el rendimiento de sus algoritmos, llegar rápidamente a las implementaciones de FPGA para crear demostradores o prototipos y mucho más.

Este seminario técnico de 8 partes está diseñado para quienes saben muy poco sobre HLS y para quienes están familiarizados con sus conceptos, pero quieren ejemplos reales de cómo aplicarlo a la implementación de la visión artificial y el aprendizaje profundo.

La siguiente serie de vídeos ofrece una introducción al diseño de aceleradores de aprendizaje automático sencillos mediante HLS.

Esta serie de 5 partes ofrece un recorrido paso a paso sobre cómo utilizar Catapult Design Analyzer para analizar y visualizar los resultados de la síntesis, identificar automáticamente los errores de estilo de codificación y detectar los cuellos de botella en la optimización.

Esta serie de vídeos de 9 partes ofrece un recorrido paso a paso de lo que se necesita para llevar un algoritmo de punto flotante de C++ hasta una RTL optimizada mediante Catapult High-Level Synthesis.