High-Level Verification Solutions

Al proporcionar productos y una metodología líderes en su clase para el diseño de alto nivel, Siemens ofrece soluciones en varios puntos del proceso de diseño. Verificación del diseño, cobertura funcional y de código y verificación formal para la verificación de equivalencia en C++ y SystemC.

Próximos eventos de HLS y HLV Biblioteca de recursos de HLS y HLV

Catapult High-Level Verification Solutions

Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y confiables utilizando la plataforma Catapult HLV. Reduzca el tiempo y los costos generales de la verificación del SoC hasta en un 80% aprovechando la verificación de diseño de alto nivel, la cobertura funcional y de código y los métodos estáticos y formales.

Catapult Coverage

Cobertura de

código compatible con HLS que incluye compatibilidad con la cobertura de acceso a sentencias, sucursales, condiciones, expresiones (FEC) y matrices, además de una cobertura funcional inspirada en SystemVerilog con compatibilidad con grupos de cobertura, puntos de cobertura, compartimentos y cruces.

Catapult Formal Verification Tools

Encuentre formalmente errores, ambigüedades y problemas de diseño de problemas o errores de restricción de usuario en las primeras etapas del proceso de HLS. Incluso con diferencias en el tiempo y las interfaces, Catapult Formal permite la verificación y un flujo de cierre de la cobertura.

SLEC System

Compruebe la exactitud del RTL en comparación con sus modelos de alto nivel mediante SLEC. Esto permite demostrar que la especificación y la implementación son idénticas a pesar de las diferencias en el lenguaje, el tiempo o la abstracción.

Verificación de alto nivel

Questa HL-SystemC

verificación de diseño de alto nivel con la expansión Questa HL-SYC ayuda a eliminar los problemas antes de la síntesis al iniciar la verificación en una fase más temprana del flujo.