Síntesis y verificación de alto nivel de Catapult

Catapult tiene la cartera más amplia de soluciones de diseño de hardware para C++ y Síntesis de alto nivel (HLS) basada en SystemC. El modo multi-VT de Catapult con reconocimiento físico, con estimación y optimización de bajo consumo de energía, además de una gama de soluciones de verificación líderes, hacen que Catapult HLS sea algo más que «C a RTL».

Próximos eventos de HLS y HLV Biblioteca de recursos de HLS y HLV

Catapult High-Level Synthesis Solutions

Las soluciones de síntesis de alto nivel de Catapult ofrecen compatibilidad con los lenguajes C++ y SystemC, independencia de FPGA y ASIC, estimación y optimización de la potencia de ASIC, además de lo último en optimización del rendimiento y el área de múltiples VT con reconocimiento físico para mejorar sus diseños.

C++/SystemC Synthesis

Un flujo HLS completo que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a las implementaciones de ASIC, eFPGA o FPGA ajustadas para la frecuencia y la tecnología de destino.

Soluciones de bajo consumo

Cuando se trata del diseño inicial, la exploración del espacio, la estimación de la potencia y la optimización para un RTL ASIC de bajo consumo, Catapult genera un RTL altamente eficiente que se optimiza con nuestro PowerPro tecnología bajo el capó.

Un gráfico vectorial de una catapulta con partes etiquetadas como «Brazo», «Contrapeso» y «Gatillo».

Soluciones de IA

IA de Catapult mejora el HLS para acelerar la exploración del diseño, el análisis de cuantificación y el rendimiento, la potencia y la predicción del área.

Catapult High-Level Verification Solutions

Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y confiables utilizando la plataforma Catapult HLV. Reduzca el tiempo y los costos generales de la verificación del SoC hasta en un 80% aprovechando la verificación de diseño de alto nivel, la cobertura funcional y de código y los métodos estáticos y formales.

Catapult Coverage

Cobertura de

código compatible con HLS que incluye compatibilidad con la cobertura de acceso a sentencias, sucursales, condiciones, expresiones (FEC) y matrices, además de una cobertura funcional inspirada en SystemVerilog con compatibilidad con grupos de cobertura, puntos de cobertura, compartimentos y cruces.

Catapult Formal Verification Tools

Encuentre formalmente errores, ambigüedades y problemas de diseño de problemas o errores de restricción de usuario en las primeras etapas del proceso de HLS. Incluso con diferencias en el tiempo y las interfaces, Catapult Formal permite la verificación y un flujo de cierre de la cobertura.

SLEC System

Compruebe la exactitud del RTL en comparación con sus modelos de alto nivel mediante SLEC. Esto permite demostrar que la especificación y la implementación son idénticas a pesar de las diferencias en el lenguaje, el tiempo o la abstracción.

Verificación de alto nivel

Questa HL-SystemC

verificación de diseño de alto nivel con la expansión Questa HL-SYC ayuda a eliminar los problemas antes de la síntesis al iniciar la verificación en una fase más temprana del flujo.