Síntesis y verificación de alto nivel de Catapult

Catapult tiene la cartera más amplia de soluciones de diseño de hardware para C++ y síntesis de alto nivel (HLS) basada en SystemC. El modo multivT con reconocimiento físico de Catapult, con estimación y optimización de bajo consumo, además de una gama de soluciones de verificación líderes, hacen que Catapult HLS sea algo más que «C a RTL».

Próximos eventos de HLS y HLV Biblioteca de recursos de HLS y HLV

Catapult High-Level Synthesis Solutions

Las soluciones de síntesis de alto nivel de Catapult ofrecen soporte para los lenguajes C++ y SystemC, independencia de FPGA y ASIC, estimación y optimización de la potencia de ASIC, además de lo último en optimización del rendimiento y el área de múltiples VT con reconocimiento físico para mejorar sus diseños.

C++/Systemc Synthesis

Un flujo de HLS completo que toma C++ o SystemC como entrada de diseño y se dirige de manera óptima a las implementaciones de ASIC, eFPGA o FPGA ajustadas a la tecnología de frecuencia y objetivo.

Low-Power Solutions

Cuando se trata del diseño inicial de la exploración espacial, la estimación de la potencia y la optimización para ASIC RTL de bajo consumo, Catapult genera un RTL altamente eficiente que se optimiza con nuestra tecnología PowerPro bajo el capó.

Un gráfico vectorial de una catapulta con partes etiquetadas como «Brazo», «Contrapeso» y «Gatillo».

Soluciones de IA

La IA de Catapult mejora el HLS para acelerar la exploración del diseño, el análisis de cuantificación y el rendimiento, la predicción de potencia y área.

Catapult High-Level Verification Solutions

Acelere su flujo de verificación de alto nivel (HLV) con métodos conocidos y fiables mediante la plataforma Catapult HLV. Reduzca el tiempo y los costes generales de verificación del SoC hasta un 80% con la comprobación del diseño de alto nivel, la cobertura funcional y de código y los métodos estáticos y formales.

Catapult Coverage

Cobertura de código compatible con HLS que incluye soporte para declaraciones, sucursales, condiciones, expresiones (FEC) y cobertura de acceso a matrices, además de una cobertura funcional inspirada en SystemVerilog con soporte para grupos de cobertura, puntos de cobertura, compartimentos y cruces.

Catapult Formal Verification Tools

Encuentre formalmente errores, ambigüedades y problemas, problemas de diseño o errores de restricción de usuario al principio del proceso de HLS. Incluso con diferencias en el tiempo y las interfaces, Catapult Formal permite la verificación y el flujo de cierre de la cobertura.

Sistema SLEC

Compruebe la exactitud del RTL con sus modelos de alto nivel con el SLEC. Permitir demostrar que la especificación y la implementación son idénticas a pesar de las diferencias de idioma, tiempo o abstracción.

Verificación de alto nivel

Questa HL-SystemC

La verificación del diseño de alto nivel con la expansión Questa HL-SYC ayuda a eliminar los problemas antes de la síntesis al iniciar la verificación en una fase más temprana del flujo.