A medida que los diseños de semiconductores se vuelven más avanzados y la complejidad del SoC crece, los cuellos de botella en la verificación pueden retrasar los cronogramas y comprometer la calidad del silicio. La segunda generación de Verilog a LVS (V2LVS) de Calibre presenta una arquitectura modular y paralela que acelera drásticamente la traducción de netlist, reduce el uso de memoria hasta un 92% y ofrece información de depuración mejorada. Los nuevos informes, la gestión de la red eléctrica y terrestre y las mejoras en la experiencia del usuario garantizan un diseño fiable y escalable en lugar de una firma esquemática. Este documento explora las innovaciones arquitectónicas y los avances impulsados por los usuarios dentro del nuevo V2LVS, destacando los beneficios reales para el cliente, la mejora de la eficiencia y una hoja de ruta hacia las capacidades futuras en la verificación digital del diseño.
