A medida que los diseños de semiconductores avanzan y la complejidad del SoC aumenta, los cuellos de botella en la verificación pueden retrasar los plazos y comprometer la calidad del silicio. La segunda generación de Verilog a LVS (V2LVS) de Calibre introduce una arquitectura modular y paralela que acelera drásticamente la traducción de netlist, reduce el uso de memoria hasta un 92% y ofrece una mejor información de depuración. Las nuevas mejoras en los informes, la gestión de la red eléctrica y terrestre y la experiencia de usuario garantizan un diseño fiable y escalable en comparación con la firma esquemática. Este artículo explora las innovaciones arquitectónicas y los avances impulsados por los usuarios de la nueva V2LVS, y destaca las ventajas reales para el cliente, la mejora de la eficiencia y una hoja de ruta hacia las capacidades futuras de verificación digital del diseño.
