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Primer plano de un chip de ordenador.
Mejores prácticas de envasado de semiconductores

Planificación y creación de prototipos integrados a nivel de sistema

Los paquetes multichiplet/ASIC con integración heterogénea necesitan una planificación temprana de la planta de montaje si se quiere alcanzar los objetivos de potencia, rendimiento, área y coste.

Planificación y optimización conjunta del ensamblaje de paquetes de circuitos integrados

Una solución integrada de planificación de paquetes de circuitos integrados y creación de prototipos permite a los arquitectos y diseñadores construir y optimizar conjuntos completos de paquetes de circuitos integrados en cuanto a potencia, rendimiento, área y coste, y entregar un prototipo bien cualificado para su implementación.

VÍDEO DE EMBALAJE DE SEMICONDUCTORES

Planificación jerárquica de dispositivos

Este vídeo muestra cómo la planificación jerárquica de dispositivos puede construir un chiplet/matriz que, a continuación, se exporta como dispositivo y el plano de planta se replica en un sustrato de silicio.

Recursos de planificación integrados a nivel de sistema

Más información sobre la planificación y la creación de prototipos de paquetes de circuitos integrados a nivel de sistema, desde la gestión de la conectividad del sistema, la optimización de la interconexión entre dominios y la verificación del ensamblaje 3D.

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Gestión de la conectividad
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Gestión de la conectividad del sistema

Construcción y visualización de la conectividad lógica a nivel de sistema de diseños de paquetes de circuitos integrados multimatriz, multicomponente y multisustrato.

Imagen de interconexión entre dominios
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Optimización de la interconexión entre dominios

Visualización del sistema como una vista de plano dentro del plano con conectividad. La optimización de la conectividad basada en reglas se puede ejecutar mediante señal, bus o interfaz. El enrutamiento desglosado se puede incluir fácilmente para impulsar la optimización del sistema.

Calibre 3DStack
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Calibre 3DSTACK

Impulsado por Xpedition Substrate Integrator, 3DSTACK identifica de forma única las geometrías por capa y matriz del ensamblaje, lo que permite comprobar el ensamblaje del LVS con precisión y una verificación general.