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Optimización conjunta de la potencia, el rendimiento, el área, el costo y la confiabilidad en silicio, paquetes, intercaladores y PCB

Una solución de empaquetado de circuitos integrados que abarca todo, desde la planificación y la creación de prototipos hasta la aprobación de diversas tecnologías de integración, como FCBGA, FOWLP, 2.5/3DIC y otras. Nuestras soluciones de empaquetado de circuitos integrados en 3D le ayudan a superar las limitaciones del escalado monolítico.
La industria de los semiconductores ha logrado grandes avances en la tecnología ASIC en los últimos 40 años, lo que ha llevado a un mejor rendimiento. Sin embargo, a medida que la ley de Moore se acerca a sus límites, escalar los dispositivos es cada vez más difícil. Reducir el tamaño de los dispositivos ahora lleva más tiempo, cuesta más y presenta desafíos en lo que respecta a la tecnología, el diseño, el análisis y la fabricación. Por lo tanto, entra en 3D IC.
La IC 3D es un nuevo paradigma de diseño impulsado por los rendimientos decrecientes de la escalabilidad de la tecnología de circuitos integrados, también conocida como la Ley de Moore.
Las alternativas incluyen la división de un sistema en chip (SOC) en subfunciones o componentes más pequeños, conocidos como «chips» o «IP dura», y el uso de varios troqueles para superar las limitaciones impuestas por el tamaño de una retícula.
Se logra al acercar los componentes de la memoria a las unidades de procesamiento, lo que reduce la distancia y la latencia en el acceso a los datos. Los componentes también se pueden apilar verticalmente, lo que permite reducir las distancias físicas entre ellos.
integración heterogénea presenta varias ventajas, incluida la capacidad de combinar diferentes nodos de procesos y tecnologías, así como la capacidad de aprovechar las plataformas de ensamblaje 2.5D/3D.
Nuestras soluciones de diseño de circuitos integrados 3D respaldan la planificación y el análisis de la arquitectura, la planificación/verificación del diseño físico, el análisis eléctrico y de confiabilidad y el soporte de pruebas/diagnóstico durante la transferencia de fabricación.

Un sistema completo para la planificación de sistemas heterogéneos, que ofrece una creación lógica flexible para una conectividad perfecta desde la planificación hasta el LVS final del sistema. La funcionalidad de planificación de plantas permite escalar diseños complejos y heterogéneos.

Logre tiempos de ciclo de diseño más rápidos y un proceso de cierre con cinta adhesiva gracias a la capacidad de enrutamiento del diseño y el cierre mediante PPA durante la optimización de la colocación. La optimización jerárquica garantiza un cierre cronológico de primer nivel. Las especificaciones de diseño optimizadas ofrecen un mejor PPA, certificado para los nodos avanzados de TSMC.

Una única plataforma admite el diseño avanzado de SIP, chiplet, intercalador de silicio, sustrato orgánico y de vidrio, lo que reduce el tiempo de diseño con una metodología avanzada de reutilización de IP. La verificación del cumplimiento del SI/PI y las reglas de proceso desde el diseño elimina las iteraciones de análisis y aprobación.

Esta solución verifica la lista de redes del ensamblaje del paquete con una lista de redes de referencia «dorada» para garantizar que funcione correctamente. Utiliza un flujo de trabajo automatizado con verificación formal, que comprueba todas las interconexiones entre dispositivos semiconductores en cuestión de minutos, lo que garantiza una alta precisión y eficiencia.

Impulse el diseño físico con el análisis interno del diseño y la intención eléctrica. Combine la extracción orgánica y de silicio para simular el SI/PI con modelos tecnológicamente precisos. Mejore la productividad y la calidad eléctrica, escalando desde el análisis predictivo hasta la aprobación final.

Apoye objetos mecánicos en el plano de planta del paquete, lo que permite tratar cualquier componente como mecánico. Las celdas mecánicas se incluyen en las exportaciones de análisis, con soporte bidireccional para xPD y NX a través de la biblioteca mediante IDX, lo que garantiza una integración perfecta.

Verificación exhaustiva para la aprobación del sustrato independiente del diseño con Calibre. Reduce las iteraciones de cierre de sesión al resolver los errores mediante HyperLynx-Verificación del diseño en la DRC, lo que mejora el rendimiento y la capacidad de fabricación y reduce los costos y el desperdicio.

Solución térmica que abarca desde el nivel del transistor hasta el nivel del sistema y escala desde la planificación inicial hasta la aprobación del sistema, para un análisis térmico detallado a nivel de matriz con condiciones precisas de paquete y límite. Reduce los costos al minimizar la necesidad de chips de prueba y ayuda a identificar los problemas de confiabilidad del sistema.
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datos de diseño y biblioteca específica de ECAD. Garantiza la seguridad y la trazabilidad de los datos de WIP, mediante la selección de componentes, la distribución en bibliotecas y la reutilización de modelos. Integración perfecta del PLM para la gestión del ciclo de vida de los productos, la coordinación de la fabricación, las solicitudes de piezas nuevas y la gestión de activos.

Gestione múltiples troqueles o chips mediante pruebas a nivel de matriz y pila, compatibles con los estándares IEEE, como 1838, 1687 y 1149.1. Proporciona acceso total a la matriz incluida en el paquete, a la validación de las pruebas con obleas y amplía la DFT 2D a la 2,5D/3D, mediante la red de escaneo en streaming de Tessent para una integración perfecta.

Elimine el tiempo dedicado a desarrollar y mantener modelos funcionales de bus (BFM) personalizados o componentes de verificación. Avery Verification IP (VIP) permite a los equipos de sistemas y sistemas en chip (SoC) lograr mejoras drásticas en la productividad de la verificación.

La plataforma inteligente de circuitos integrados personalizados de Solido, impulsada por una tecnología patentada habilitada para la inteligencia artificial, ofrece soluciones de verificación de circuitos de vanguardia diseñadas para abordar los desafíos de los circuitos integrados 3D, cumplir con los estrictos requisitos de integridad térmica, de energía y de señal y acelerar el desarrollo.

Garantice la confiabilidad de las interconexiones y la resiliencia a las descargas electrostáticas con mediciones exhaustivas de resistencia punto a punto (P2P) y densidad de corriente (CD) en toda la matriz, el dispositivo de interposición y el paquete. Tenga en cuenta las diferencias entre los nodos de proceso y la metodología de ESD con una interconexión sólida entre los dispositivos de protección.
Un chiplet se diseña con el entendimiento de que se conectará a otros chipletes dentro de un paquete. La proximidad y una distancia de interconexión más corta significan un menor consumo de energía, pero también implican coordinar un mayor número de variables, como la eficiencia energética, el ancho de banda, el área, la latencia y el tono.
Optimización conjunta de la potencia, el rendimiento, el área, el costo y la confiabilidad en silicio, paquetes, intercaladores y PCB
Capacite a los ingenieros de diseño con tecnologías accesibles que reduzcan la dependencia de los expertos
Escalabilidad para administrar y comunicar datos heterogéneos entre los equipos de toda la empresa y mantener la continuidad digital
Elimine las iteraciones mediante una visión temprana del rendimiento posterior y los efectos del proceso mediante la verificación continua
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