Optimizar
Optimización conjunta de la potencia, el rendimiento, el área, el coste y la fiabilidad en el silicio, el paquete, el interpositor y el PCB

Una solución de empaquetado de circuitos integrados que cubre todo, desde la planificación y la creación de prototipos hasta la aprobación de varias tecnologías de integración, como la FCBGA, el FOWLP, el 2,5/3DIC y otras. Nuestras soluciones de embalaje de circuitos integrados 3D le ayudan a superar las limitaciones del escalado monolítico.
La industria de los semiconductores ha logrado grandes avances en la tecnología ASIC en los últimos 40 años, lo que se ha traducido en un mejor rendimiento. Pero a medida que la ley de Moore se acerca a sus límites, escalar dispositivos se hace cada vez más difícil. Reducir los dispositivos ahora lleva más tiempo, cuesta más y presenta desafíos en la tecnología, el diseño, el análisis y la fabricación. Por lo tanto, entra en 3D IC.
La CI 3D es un nuevo paradigma de diseño impulsado por la disminución de los retornos de la escalabilidad de la tecnología IC, también conocida como la Ley de Moore.
Los enfoques alternativos implican descomponer un sistema en chip (SoC) en «bloques» funcionales más pequeños y adoptar arquitecturas de varios troqueles para superar las restricciones físicas del tamaño de la retícula.
Lo logró acercando los componentes de la memoria a las unidades de procesamiento y reduciendo la distancia y la latencia en el acceso a los datos. Los componentes también se pueden apilar verticalmente, lo que permite distancias físicas más cortas entre ellos.
La integración heterogénea tiene varias ventajas, incluida la capacidad de mezclar diferentes nodos de procesos y tecnología, así como la capacidad de aprovechar las plataformas de ensamblaje 2,5D/3D.
Nuestras soluciones de diseño de circuitos integrados 3D apoyan la planificación y el análisis de la arquitectura, la planificación/verificación del diseño físico, el análisis eléctrico y de fiabilidad y el soporte de pruebas/diagnóstico durante la transferencia de fabricación.

Un sistema completo para la planificación de sistemas heterogéneos, que ofrece una creación lógica flexible para una conectividad perfecta desde la planificación hasta el LVS final del sistema. La función de planificación de plantas permite escalar diseños complejos y heterogéneos.

Logre tiempos de ciclo de diseño y una ruta de cierre más rápidos con la capacidad de enrutamiento del diseño y el cierre de la PPA durante la optimización de la colocación. La optimización jerárquica garantiza un cierre temporal de primer nivel. Las especificaciones de diseño optimizadas ofrecen un mejor PPA, certificado para los nodos avanzados de TSMC.

Una sola plataforma admite un diseño avanzado de SIP, chiplet, intercalador de silicio, sustrato orgánico y de vidrio, lo que reduce el tiempo de diseño con una metodología avanzada de reutilización de IP. El control de cumplimiento integrado de las reglas de SI/PI y proceso elimina las iteraciones de análisis y aprobación.

Esta solución verifica la lista de redes del ensamblaje de paquetes con una lista de redes de referencia «dorada» para garantizar su correcto funcionamiento. Utiliza un flujo de trabajo automatizado con verificación formal, que comprueba todas las interconexiones entre los dispositivos semiconductores en cuestión de minutos y garantiza una alta precisión y eficiencia.

Impulse el diseño físico con el análisis del diseño y la intención eléctrica. Combine la extracción orgánica y de silicio para la simulación de SI/PI con modelos con precisión tecnológica. Mejore la productividad y la calidad eléctrica, pasando del análisis predictivo a la aprobación final.

Soportar objetos mecánicos en el plano del paquete, lo que permite tratar cualquier componente como mecánico. Las células mecánicas se incluyen en las exportaciones de análisis, con soporte bidireccional para xPD y NX a través de la biblioteca mediante IDX, lo que garantiza una integración perfecta.

Verificación exhaustiva para la aprobación del sustrato independiente del diseño con Calibre. Reduce las iteraciones de aprobación al resolver los errores mediante la verificación del diseño del HyperLynx-DRC, lo que mejora el rendimiento, la capacidad de fabricación y reduce los costes y el desecho.

Solución térmica que abarca desde el transistor hasta el nivel del sistema y escala desde la planificación inicial hasta la aprobación del sistema, para un análisis térmico detallado a nivel de matriz con condiciones de paquete y límite precisas. Reduzca los costes minimizando la necesidad de chips de prueba y ayudando a identificar los problemas de fiabilidad del sistema.
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Gestión de datos de diseño y bibliotecas específica de ECAD. Garantiza la seguridad y la trazabilidad de los datos de WIP, con la selección de componentes, la distribución en bibliotecas y la reutilización de modelos. Integración perfecta del PLM para la gestión del ciclo de vida de los productos, la coordinación de la fabricación, las solicitudes de piezas nuevas y la gestión de activos.

Gestione varios troqueles o chips mediante pruebas a nivel de matriz y pila, de acuerdo con los estándares IEEE como 1838, 1687 y 1149.1. Proporciona acceso total a la matriz en el paquete, la validación de las pruebas de obleas y amplía la DFT 2D a la 2,5D/3D, mediante la red de escaneo en streaming de Tessent para una integración perfecta.

Elimine el tiempo dedicado a desarrollar y mantener modelos funcionales de bus (BFM) o componentes de verificación personalizados. Avery Verification IP (VIP) permite a los equipos de sistemas y sistemas en chip (SoC) lograr mejoras drásticas en la productividad de la verificación.

La plataforma inteligente de circuitos integrados personalizados de Solido, impulsada por una tecnología patentada compatible con la IA, ofrece soluciones de verificación de circuitos de vanguardia diseñadas para abordar los desafíos de los circuitos integrados 3D, cumplir con los estrictos requisitos de integridad térmica, eléctrica y de señal y acelerar el desarrollo.

Garantice la fiabilidad de la interconexión y la resiliencia a la ESD con mediciones exhaustivas de la resistencia punto a punto (P2P) y la densidad de corriente (CD) en la matriz, el interpositor y el paquete. Tenga en cuenta las diferencias entre los nodos de proceso y la metodología de ESD con una interconexión sólida entre los dispositivos de protección.
Un chip se diseña con el entendimiento de que se conectará a otros chips de un paquete. La proximidad y una distancia de interconexión más corta significan un menor consumo de energía, pero también implican coordinar un mayor número de variables, como la eficiencia energética, el ancho de banda, el área, la latencia y el tono.
Optimización conjunta de la potencia, el rendimiento, el área, el coste y la fiabilidad en el silicio, el paquete, el interpositor y el PCB
Capacite a los ingenieros de diseño con tecnologías accesibles que reduzcan la dependencia de los expertos
Escalabilidad para gestionar y comunicar datos heterogéneos entre los equipos de toda la empresa y mantener la continuidad digital
Elimine las iteraciones mediante una visión temprana del rendimiento posterior y los efectos del proceso mediante la verificación continua
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