Eventos y seminarios web de Siemens EDA

Catapult AI NN proporciona un flujo automatizado que comienza con un modelo de red neuronal de Python y genera un acelerador de hardware RTL, lo que permite explorar rápidamente el diseño para optimizar los objetivos de la PPA.

Descubra cómo utilizar las mejores prácticas de Xpedition EDM e HyperLynx para mejorar la gestión de los datos de simulación, agilizar los flujos de trabajo de verificación y crear un hilo digital rastreable entre el diseño y la verificación de los PCB.

Retos relacionados con las restricciones de tiempo relacionadas con el DFT: este flujo plantea una solución que integra Gencellicon con la DFT de Tessent para la generación de restricciones estructuradas, la validación automática y la propagación coherente.

Descubra cómo Tessent MemoryBist integra el ECC para aumentar el rendimiento de fabricación: enmascaramiento de bits con ECC, prevención de escapes de pruebas y reparación asistida por ECC como solución independiente o en pares de redundancia para garantizar la fiabilidad del sistema.

Obtenga información específica sobre Questa 2026.1: rendimiento de regresión más rápido, nuevas funciones de visibilidad de depuración y mejoras de cierre de cobertura para abordar la creciente complejidad del entorno de UVM/SystemVerilog.

En este seminario web, le mostraremos cómo los complementos adaptables le permiten ampliar el Xpedition Standard bajo demanda: análisis de la integridad de las señales antes y después del diseño (con tecnología de HyperLynx), diseño rígido-flexible y codiseño avanzado de ECAD y MCAD.

Descubra cómo las estrategias de control horario con informes basados en módulos identifican las oportunidades de optimización en cascada en lo profundo de las rutas de entrada y salida del ventilador y maximizan los vatios ahorrados por hora de ingeniería, lo que permite un diseño de bajo consumo.

Descubra cómo el lenguaje PSS le permite especificar la intención de la verificación y utilizar Questa One para crear pruebas aleatorias para usted; y estas pueden «realizarse» para ejecutarse en varias plataformas, herramientas y fases de verificación.

Explore la arquitectura y la microarquitectura de SoftMax para equilibrar el rendimiento, el área y los recursos para la inferencia perimetral. Descubra flujos de trabajo de diseño de FPGA ágiles para seguir el ritmo de la evolución de los algoritmos.

Descubra cómo Questa One Sim acelera la simulación con la tecnología ParallelSim, el PSS integrado, el solucionador de restricciones de VHDL, las exclusiones automatizadas de cobertura de código y más para RTL, simulaciones a nivel de puerta y cobertura.

Este seminario web presentará el protocolo UALink y se centrará en su arquitectura y en las principales funciones que permiten sistemas de IA escalables. A continuación, analizará las capacidades esenciales de la IP de verificación UALink de Siemens Avery.

Este seminario web presentará el protocolo UALink y se centrará en su arquitectura y en las principales funciones que permiten sistemas de IA escalables. A continuación, analizará las capacidades esenciales de la IP de verificación UALink de Siemens Avery.

Descubra la síntesis de alto nivel y sus ventajas a la hora de producir aceleradores de hardware de forma rápida y precisa. Vamos a tratar el diseño y la verificación paso a paso del algoritmo Wake Word mediante HLS.

Los flujos de trabajo en silos crean cuellos de botella que ralentizan los ciclos de diseño y comprometen la calidad. Este seminario web presenta un nuevo enfoque de los entornos de verificación sinérgica mediante el ecosistema integrado de Questa™ Developer/IVE.

Descubra cómo la IA de Aprisa y el sistema de IA EDA de Siemens aumentan 10 veces la productividad de RTL a GDS, la eficiencia del tiempo de cálculo 3 veces y el PPA un 10%, con ML y RL, IA generativa y de agencia para acelerar el aprendizaje y la automatización del flujo de trabajo de EDA.

Este seminario web muestra cómo Questa One Property Assist convierte las indicaciones del usuario en solicitudes de LLM optimizadas, recupera las soluciones de LLM proporcionadas y presenta las propiedades de SVA mejor generadas para el usuario.

Este seminario web presenta Questa One Sim CX, una innovadora solución de simulación basada en la cobertura que revoluciona la verificación de la UVM al automatizar la inferencia de la cobertura y los estímulos, lo que desvía la generación hacia las áreas descubiertas.

Descubra cómo la solución de verificación DFT Questa One, combinada con Tessent Silicon Lifecycle Solutions, ofrece una evolución en la experiencia de usuario y el rendimiento para abordar estos desafíos de verificación emergentes.

Descubra cómo Questa One Sim FX optimiza las campañas de fallos con funciones de optimización de las listas de fallos y clasificación de las pruebas, y una integración perfecta con los entornos de bancos de pruebas existentes y funciones integrales de análisis de fallos.

Descubra cómo Questa Verification IQ Testplan Author se integra con las herramientas de gestión del ciclo de vida de las aplicaciones (Siemens Polarion y Jama) para ofrecer una solución de trazabilidad colaborativa que transforma su flujo de trabajo de verificación

Esta sesión presentó una solución transformadora de plataformas conectadas con enfoques basados en datos e integración de la IA para abordar los desafíos a los que se enfrentan las interdependencias, las limitaciones y la eficiencia de la fuerza laboral y el control de calidad.

En este seminario web, analizaremos cómo la clasificación funcional de los fallos mejora la cobertura de los defectos. Conozca las ventajas de integrar la gradación funcional de los fallos en los procesos de DFT, específicamente de abordar los fallos que no se pueden comprobar mediante pruebas de escaneo.

Esta sesión abordó Avery Verification IP for Ethernet 1.6T, Infiniband, UALink y UEC, y proporcionó una cobertura completa de protocolos, escalabilidad y depuración avanzada para verificar diseños complejos de conectividad de próxima generación.

Este seminario web profundizará en el papel fundamental de la verificación de la seguridad del hardware y explicará por qué es esencial para proteger los diseños de FPGA modernos, desde el RTL hasta el flujo de bits de la FPGA. Destacado: Bitwise de Red Balloon Security

En este seminario web, analizaremos el poder de depurar el código y la cobertura funcional mientras la simulación de RTL sigue en ejecución, y cómo el análisis de cobertura interactivo puede conducir a una creación mucho más rápida del diseño y del banco de pruebas.

Esta sesión mostrará cómo acelerar el análisis de la causa principal y reducir el tiempo de depuración con Questa Verification IQ Regression Navigator, una solución colaborativa de verificación basada en datos basada en el navegador de próxima generación.