Σύνθεση και επαλήθευση υψηλού επιπέδου

Η πλατφόρμα σύνθεσης υψηλού επιπέδου (HLS) και επαλήθευσης (HLV) της Siemens βελτιώνει τη ροή σχεδιασμού και επαλήθευσης ASIC και FPGA σε σύγκριση με το παραδοσιακό RTL. Η χρήση του C++ ή του SystemC Catapult προσφέρει κορυφαία ποιότητα αποτελεσμάτων για απόδοση, ισχύ και περιοχή, εκτός από μοναδικές λύσεις HLV.

Επικείμενες εκδηλώσεις HLS & HLV Βιβλιοθήκη πόρων HLS & HLV

ΤΆΣΕΙΣ & ΤΕΧΝΟΛΟΓΊΕΣ

Ο σχεδιασμός και η επαλήθευση RTL είναι πολύ αργός και ακριβός

Η παραγωγικότητα RTL, ειδικά για νέα και σύνθετα μπλοκ προστιθέμενης αξίας, έχει σταματήσει. Οι προκλήσεις σχεδιασμού και επαλήθευσης της δημιουργίας νέων και νέων αρχιτεκτονικών που προσφέρουν πλεονεκτήματα στο πυρίτιο για ασύρματη, 5G, AI/ML, αυτοκινητοβιομηχανία ή επεξεργασία βίντεο/εικόνας δεν διευκολύνουν τη ζωή των ομάδων σχεδιασμού.

Εξερεύνηση αρχιτεκτονικής

Το υλικό σας θα είναι περιορισμένη η απόδοση του συστήματος; Διαλέξατε τη σωστή θεμελιώδη αρχιτεκτονική μνήμης; Ή το ανακαλύψατε μόνο κατά την ενσωμάτωση του συστήματος; Η σύνθεση υψηλού επιπέδου επιταχύνει την εξερεύνηση του χώρου του σχεδιασμού σας.

Καταπέλυσε το σχέδιό σου

Βέλτιστη απόδοση ισχύος και περιοχή

Η παροχή μιας βέλτιστης ισορροπίας απόδοσης, ισχύος και περιοχής για τις ανάγκες σχεδιασμού σας είναι δύσκολη. Πολύ μικρή απόδοση, υπερβολική ισχύς ή υπερβολική περιοχή και μπορεί να χάσετε έναν κύκλο προϊόντος. Αξιοποιήστε το HLS για να σχεδιάσετε καλύτερα και γρηγορότερα.

Βελτιστοποιήστε το PPA σας

Εξακολουθείτε να κάνετε εντοπισμό σφαλμάτων RTL;

Η ανακάλυψη σφαλμάτων αργά στο RTL σημαίνει χαμένες ευκαιρίες, λιγότερο ανταγωνιστικό πυρίτιο, καθυστερήσεις απενεργοποίησης και πονοκεφάλους ECO. Ο σχεδιασμός και η επαλήθευση του Catapult HLS παρέχει σωστά σχέδια RTL για πρώτη φορά, με μειωμένο κόστος διακομιστή και εργαλείου.

Βρείτε σφάλματα γρηγορότερα με το HLS

Λύσεις Σύνθεσης Υψηλού Επιπέδου Καταπέλτη

Οι λύσεις Catapult High-Level Synthesis παρέχουν υποστήριξη γλωσσών C ++ και SystemC, ανεξαρτησία FPGA και ASIC, εκτίμηση ισχύος ASIC και βελτιστοποίηση καθώς και τα πιο πρόσφατα στην περιοχή Physical Aware Multi-VT και βελτιστοποίηση απόδοσης για να αναβαθμίσετε τα σχέδιά σας.

Εικόνα προϊόντος Καταπέλτης Fam C plus 2

C++/SystemC Synthesis

Μια ολοκληρωμένη ροή HLS που λαμβάνει C ++ ή SystemC ως είσοδο σχεδιασμού και στοχεύει βέλτιστα τις υλοποιήσεις ASIC, eFPGA ή FPGA συντονισμένες για συχνότητα και τεχνολογία στόχου.

Λύσεις Χαμηλής Ενέργειας

Όσον αφορά την εξερεύνηση του χώρου πρώιμης σχεδίασης, την εκτίμηση ισχύος και τη βελτιστοποίηση για ASIC RTL χαμηλής ισχύος, το Catapult δημιουργεί εξαιρετικά αποδοτικό RTL που βελτιστοποιείται με την τεχνολογία PowerPro κάτω από το καπό.

Ένα διανυσματικό γραφικό ενός καταπέλτη με επισημασμένα μέρη όπως «βραχίονας», «αντίβαρο» και «πυροδότηση».

Τεχνητή Νοημοσύνη Solutions

Το Catapult AI ενισχύει το HLS για επιταχυνόμενη εξερεύνηση σχεδιασμού, ανάλυση κβαντισμού και απόδοση, πρόβλεψη ισχύος και περιοχής.

Λύσεις επαλήθευσης υψηλού επιπέδου Catapult

Επιταχύνετε τη ροή επαλήθευσης υψηλού επιπέδου (HLV) με γνωστές και αξιόπιστες μεθόδους χρησιμοποιώντας την πλατφόρμα Catapult HLV. Μειώστε τον συνολικό χρόνο διεκπεραίωσης επαλήθευσης SoC και το κόστος έως και 80% αξιοποιώντας τον Έλεγχο Σχεδιασμού Υψηλού Επιπέδου, την Κωδική/Λειτουργική Κάλυψη και τις στατικές και επίσημες μεθόδους.

Catapult Coverage

Κάλυψη κώδικα με γνώμονα το HLS, συμπεριλαμβανομένης της υποστήριξης για δήλωση, κλάδο, κατάσταση, έκφραση (FEC) και κάλυψη πρόσβασης συστοιχίας, καθώς και λειτουργική κάλυψη εμπνευσμένη από το SystemVerilog με υποστήριξη για ομάδες κάλυψης, σημεία κάλυψης, κάδους και διασταυρώσεις.

Ροή επίσημων εργαλείων επαλήθευσης Catapult

Catapult Formal Verification Tools

Βρείτε επίσημα λάθη, ασάφειες και ζητήματα σχεδιασμού προβλημάτων ή λάθη περιορισμού χρήστη νωρίς στη διαδικασία HLS. Ακόμη και με διαφορές στο χρονοδιάγραμμα και τις διεπαφές, το Catapult Formal επιτρέπει την επαλήθευση και τη ροή κλεισίματος κάλυψης.

SLEC System

Ελέγξτε την ορθότητα του RTL έναντι των μοντέλων υψηλού επιπέδου χρησιμοποιώντας το SLEC. Επιτρέπει την απόδειξη ότι οι προδιαγραφές και η εφαρμογή είναι πανομοιότυπες παρά τις διαφορές στη γλώσσα, το χρονοδιάγραμμα ή την αφαίρεση.

Επαλήθευση υψηλού επιπέδου

Questa HL-SystemC

Η επαλήθευση σχεδιασμού υψηλού επιπέδου με την επέκταση Questa HL-SYC βοηθά στην εξάλειψη προβλημάτων πριν από τη σύνθεση ξεκινώντας την επαλήθευση νωρίτερα στη ροή.