Σύνθεση και επαλήθευση υψηλού επιπέδου καταπέλτη

Μια ολοκληρωμένη ροή HLS που λαμβάνει C ++ ή SystemC ως είσοδο σχεδιασμού και στοχεύει βέλτιστα τις υλοποιήσεις ASIC, eFPGA ή FPGA συντονισμένες για συχνότητα και τεχνολογία στόχου.

Όσον αφορά την πρώιμη εξερεύνηση χώρου σχεδιασμού, την εκτίμηση ισχύος και τη βελτιστοποίηση για ASIC RTL χαμηλής ισχύος, το Catapult δημιουργεί εξαιρετικά αποδοτικό RTL που βελτιστοποιείται με το δικό μας PowerPro τεχνολογία κάτω από την κουκούλα.

Το Catapult AI ενισχύει το HLS για επιταχυνόμενη εξερεύνηση σχεδιασμού, ανάλυση κβαντισμού και απόδοση, πρόβλεψη ισχύος και περιοχής.

Κάλυψη κώδικα με γνώμονα το HLS, συμπεριλαμβανομένης της υποστήριξης για δήλωση, κλάδο, κατάσταση, έκφραση (FEC) και κάλυψη πρόσβασης συστοιχίας, καθώς και λειτουργική κάλυψη εμπνευσμένη από το SystemVerilog με υποστήριξη για ομάδες κάλυψης, σημεία κάλυψης, κάδους και διασταυρώσεις.

Βρείτε επίσημα λάθη, ασάφειες και ζητήματα σχεδιασμού προβλημάτων ή λάθη περιορισμού χρήστη νωρίς στη διαδικασία HLS. Ακόμη και με διαφορές στο χρονοδιάγραμμα και τις διεπαφές, το Catapult Formal επιτρέπει την επαλήθευση και τη ροή κλεισίματος κάλυψης.

Ελέγξτε την ορθότητα του RTL έναντι των μοντέλων υψηλού επιπέδου χρησιμοποιώντας το SLEC. Επιτρέπει την απόδειξη ότι οι προδιαγραφές και η εφαρμογή είναι πανομοιότυπες παρά τις διαφορές στη γλώσσα, το χρονοδιάγραμμα ή την αφαίρεση.

επαλήθευση σχεδιασμού υψηλού επιπέδου με την επέκταση Questa HL-SYC βοηθά στην εξάλειψη προβλημάτων πριν από τη σύνθεση ξεκινώντας την επαλήθευση νωρίτερα στη ροή.