Geräte der nächsten Generation verfügen zunehmend über komplexe Architekturen, die Chips vertikal (3D-IC) oder Seite an Seite (2,5D) verbinden und sich wie ein einziges Gerät verhalten. Die Multi-Die-Software von Tessent bietet eine umfassende Automatisierung für die hochkomplexen Design for Test (DFT) -Aufgaben, die mit diesen Designs verbunden sind.
Beschleunigen und vereinfachen Sie kritische Design-for-Test (DFT) -Aufgaben für integrierte Schaltungen (ICs) der nächsten Generation, die auf 2,5D- und 3D-Architekturen basieren, mit Tessent Multi-Die erheblich.
Tessent Multi-Die bietet eine umfassende DFT-Automatisierungslösung für hochkomplexe Aufgaben im Zusammenhang mit 2,5D- und 3D-IC-Designs und arbeitet nahtlos mit Tessent TestKompress, Streaming Scan Network und der IJTAG-Software zusammen.
Tessent Multi-Die lässt sich mithilfe einer integrierten Tessent-Plattform nahtlos in andere Tessent-Produkte integrieren.
Schnelleres, einfacheres DFT ermöglicht es IC-Designteams, konforme Hardware schnell zu erstellen. Die DFT-Technologie, die mit mehrdimensionalen Designs Schritt hält, ermöglicht eine schnellere Testimplementierung und optimierte Herstellungstestkosten.
Sehen Sie sich an, wie Vidya Neerkundar, Produktmanagerin bei Tessent, erklärt, wie Tessent Multi-Die die vollautomatische Implementierung von DFT für Designs ermöglicht, die seitwärts skalieren (2,5-D-Geräte), übereinander gestapelt sind (3D) oder beide Konfigurationen kombinieren und wie die Architektur für jeden Chip unabhängig bleiben kann, unabhängig davon, welche Logik innerhalb oder zwischen den Chips getestet werden muss.
Erkunden und implementieren Sie Produktdifferenzierung schneller, indem Sie die heterogene 3D-Integration von Knoten- und leistungsoptimierten Chiplets mit der marktführenden 3D-IC-Technologielösung von Siemens EDA nutzen.
Stehen Sie vor Fertigungsbeschränkungen in Bezug auf die Matrizengrößen? Diese fortschrittlichen Designs bringen aktuelle Testdesign-Lösungen bereits an ihre Grenzen. In diesem Artikel skizzieren wir einen Weg zu skalierbaren DFT-Lösungen in der dritten Dimension, um eine erschwingliche und umfassende Antwort auf diese Frage zu geben.
KI-Chips verfolgen aggressive Time-to-Market-Ziele. Designer können mithilfe der in diesem Artikel beschriebenen Techniken erheblich Zeit für die Arbeit mit DFT und Silizium sparen.
Die Tessent Multi-Die-Software von Siemens EDA ermöglicht die Automatisierung von 3D-ICs. Laden Sie dieses Informationsblatt herunter, um mehr über die Tessent Multi-Die-Software zu erfahren.
Dave Dehnert, Principal Engineer von Intel, spricht über die Verwendung des Tessent Streaming Scan Network auf einem großen SoC.
Janusz Rajski, Vice President of Engineering der Tessent-Gruppe, hält auf dem European Test Symposium 2023 eine Keynote über die Rolle des Silizium-Lebenszyklusmanagements in Design for Test (DFT).
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