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C++/SystemC Synthesis
Ein umfassender HLS-Flow, der C++ oder SystemC als Design-Input verwendet und optimal auf ASIC-, eFPGA- oder FPGA-Implementierungen abzielt, die auf Frequenz- und Zieltechnologie abgestimmt sind.
Synthese und Verifizierung auf hoher Ebene
Die High-Level-Synthesis (HLS) and Verification (HLV) -Plattform von Siemens verbessert Ihren ASIC- und FPGA-Design- und Verifikationsablauf im Vergleich zu herkömmlichem RTL. Die Verwendung von C++ oder SystemC Catapult liefert erstklassige Ergebnisse in Bezug auf Leistung, Leistung und Fläche, zusätzlich zu einzigartigen HLV-Lösungen.
TRENDS UND TECHNOLOGIEN
RTL Design & Verification ist zu langsam und teuer
Die RTL-Produktivität, insbesondere für neue und komplexe Mehrwertblöcke, ist ins Stocken geraten. Die Herausforderungen beim Design und der Verifizierung bei der Entwicklung neuer und neuartiger Architekturen, die Vorteile von Silizium für WLAN, 5G, KI/ML, Automobiltechnik oder Video-/Bildverarbeitung bieten, machen den Designteams das Leben nicht leichter.
Erkundung der Architektur
Wird die Systemleistung Ihrer Hardware eingeschränkt sein? Haben Sie die richtige grundlegende Speicherarchitektur ausgewählt? Oder haben Sie es erst während der Systemintegration herausgefunden? High-Level Synthesis beschleunigt Ihre Design-Weltraumforschung.
Optimale Leistung und Fläche
Es ist schwierig, ein optimales Gleichgewicht zwischen Leistung, Leistung und Fläche für Ihre Designanforderungen zu finden. Zu wenig Leistung, zu viel Leistung oder zu viel Fläche und Sie könnten einen Produktzyklus verpassen. Nutzen Sie HLS, um besser und schneller zu entwerfen.
Debuggen Sie immer noch RTL?
Bugs spät bei RTL zu entdecken, bedeutet verpasste Gelegenheiten, weniger wettbewerbsfähiges Silizium, Verzögerungen auf Band und ECO-Probleme. Catapult HLS Design and Verification liefert RTL-Designs auf Anhieb mit reduzierten Server- und Toolkosten.
VIRTUELLES HLS-SEMINAR
Catapult-Kunden sprechen über ihren Einsatz von HLS in der Praxis
In den letzten Jahren hat die Einführung von HLS für das Chipdesign explosionsartig zugenommen, was auf die zunehmende Komplexität von Design und Verifizierung sowie den Druck auf die Zeit bis zur Markteinführung zurückzuführen ist. Catapult HLS ermöglicht es Designern, ihre Chips schneller auf den Markt zu bringen, indem der gesamte Design- und Verifikationsablauf verkürzt wird.
Catapult High-Level Synthesis Solutions
Die High-Level-Syntheselösungen von Catapult bieten C++- und SystemC-Sprachunterstützung, FPGA- und ASIC-Unabhängigkeit, ASIC-Leistungsschätzung und -optimierung sowie die neuesten Entwicklungen im Bereich Physical Aware Multi-VT-Bereichs und Leistungsoptimierung, um Ihre Designs zu verbessern.
Catapult High-Level Verification Solutions
Beschleunigen Sie Ihren High-Level Verification (HLV) -Flow mit bekannten und vertrauenswürdigen Methoden mithilfe der Catapult HLV Platform. Reduzieren Sie Ihre gesamte Bearbeitungszeit und Ihre Kosten für die SoC-Verifizierung um bis zu 80%, indem Sie High-Level Design Checking, Code/Functional Coverage und statische sowie formale Methoden nutzen.
Ressourcenbibliothek
Katapult-Synthese auf hoher Ebene
Finden Sie heraus, wie die Catapult High-Level Synthesis and Verification-Plattform es Ihnen ermöglicht, mehr und besser zu machen. Erfahren Sie mehr über KI/ML, Deep Learning, Computer Vision, Kommunikation, Video und mehr. Die High-Level Synthesis and Verification (HLS & HLV) -Tools von Siemens bieten den Wettbewerbsvorteil, den Sie benötigen.
