Calibre 3DStack

Bei Verpackungstechnologien wie Fan-Out-Wafer-Level-Packaging (FOWLP) kann das Verpackungsdesign und der Überprüfungsprozess eine Herausforderung sein. Da die FOWLP-Fertigung auf „Wafer-Ebene“ stattfindet, beinhaltet sie die Maskengenerierung, ähnlich dem SoC-Fertigungsablauf. Solide Verpackungsdesign- und Verifizierungsabläufe müssen vorhanden sein, damit Designer die FOWLP-Herstellbarkeit durch die Gießerei oder das OSAT-Unternehmen sicherstellen können. Die Xpedition® Enterprise Printed Circuit Board (PCB) -Plattform bietet eine Co-Design- und Verifizierungsplattform, die sowohl Umgebungen für das Gehäusedesign als auch physische SoC-Verifizierungstools für FOWLP nutzt. Die Calibre 3DStack-Funktionalität erweitert die Calibre-Die-Level-Signoff Verification, um DRC- und LVS-Prüfungen kompletter Multi-Die-Systeme, einschließlich Wafer-Level-Packaging, an jedem Prozessknoten zu ermöglichen, ohne dass die aktuellen Werkzeugabläufe unterbrochen werden oder neue Datenformate erforderlich sind.

Die genaue Verifizierung von Fan-Out-Wafer-Level-Packaging (FOWLP) -Designs erfordert die Integration von Gehäusedesign-Umgebungen mit System-on-Chip (SoC) -Verifikationstools, um die Herstellbarkeit und Leistung der Verpackung sicherzustellen

Wafer-Level-Packaging (WLP) ermöglicht einen höheren Formfaktor und eine verbesserte Leistung im Vergleich zu System-on-Chip (SoC) -Designs für integrierte Schaltungen (IC). Es gibt zwar viele Designstile für Verpackungen auf Wafer-Ebene, aber Fan-Out-Verpackungen auf Wafer-Ebene (FOWLP) sind eine beliebte siliziumvalidierte Technologie. Damit die FOWLP-Designer jedoch eine akzeptable Ausbeute und Leistung sicherstellen können, müssen Unternehmen für elektronische Designautomatisierung (EDA), ausgelagerte Halbleitermontage und -tests (OSATs) und Gießereien zusammenarbeiten, um konsistente, einheitliche, automatisierte Design- und physische Verifikationsabläufe zu etablieren. Die Vereinigung von Paketdesignumgebungen mit SoC-Tools für die physische Verifizierung stellt sicher, dass die notwendigen Plattformen für Co-Design und Verifizierung vorhanden sind. Mit den erweiterten Designfunktionen für Leiterplatten (PCB) der Xpedition Enterprise Enterprise-Plattform und den erweiterten GDSII-basierten Verifikationsfunktionen der Calibre-Plattform in Kombination mit der Calibre 3DStack-Erweiterung können Designer jetzt die Calibre-Die-Level-Signoff DRC- und LVS-Verifizierung auf eine Vielzahl von gestapelten 2,5D- und 3D-Stack-Die-Baugruppen, einschließlich FOWLP, anwenden, um Herstellbarkeit und Leistung sicherzustellen.