Næste generations enheder har i stigende grad komplekse arkitekturer, der forbinder dyser lodret (3D IC) eller side om side (2,5D) og opfører sig som en enkelt enhed. Tessent Multi-die-software leverer omfattende automatisering til de meget komplekse design til testopgaver (DFT), der er forbundet med disse designs.
Hurtig hurtigere og forenkle kritiske design-for-test-opgaver (DFT) til næste generations integrerede kredsløb (IC'er) baseret på 2,5D- og 3D-arkitekturer med Tessent Multi-die.
Tessent Multi-die leverer en omfattende DFT-automatiseringsløsning til meget komplekse opgaver forbundet med 2.5D og 3D IC-design og fungerer problemfrit med Tessent TestKompress, Streaming Scan Network og IJTAG software.
Tessent Multi-die integreres problemfrit med andre Tessent-produkter ved hjælp af en integreret Tessent-platform.
Hurtigere og enklere DFT gør det muligt for IC-designteams hurtigt at generere kompatibel hardware. DFT-teknologi, der holder trit med flerdimensionelle designs, giver mulighed for hurtigere testudførelse og optimerede produktionstestomkostninger.
Se, mens Vidya Neerkundar, Tessent Product Manager, forklarer, hvordan Tessent Multi-die muliggør fuldautomatisk implementering af DFT til design, der skaleres sidelæns (2.5D-enheder), er stablet oven på hinanden (3D) eller kombinerer begge konfigurationer, og hvordan arkitekturen for hver matrice kan forblive uafhængig uanset hvilken logik der skal testes inden for eller på tværs af matricerne.
Udforsk og leverer produktdifferentiering hurtigere ved hjælp af heterogen 3D-integration af node- og ydelsesoptimerede chipletter med Siemens EDAs markedsledende 3D IC-teknologiløsning.
Står du over for produktionsbegrænsninger med hensyn til formstørrelser? Disse avancerede designs skubber allerede nuværende design-for-test-løsninger til grænserne. I dette papir skitserer vi en vej til skalerbare DFT-løsninger ind i den tredje dimension for at levere et overkommeligt og omfattende svar på dette spørgsmål.
DFT til chipletter skal være generelle for at blive testet separat og let at teste efter montering i 2.5D/3D-enheder. Lær hvordan du bruger Tessent Multi-die og stadig overholder standarder som IEEE 1149.1, IEEE 1500 og IEEE 1838.
AI-chips har aggressive tid-til-marked-mål. Designere kan spare betydelig tid fra DFT og siliciumoptagelse ved hjælp af de teknikker, der er beskrevet i dette papir.
.png?auto=format%2Ccompress&w=640&h=360&fit=crop&crop=faces%2Cedges&q=60)
Få mere at vide om, hvordan interessenter i design til test (DFT) kan bruge Tessent Multi-die-software til automatisering af meget komplekse DFT-opgaver i forbindelse med 2.5D- og 3D-design
Tessent Multi-die-softwaren fra Siemens EDA muliggør automatisering af 3D-IC'er. Download dette faktaark for at lære mere om Tessent Multi-die-software
Intels hovedingeniør Dave Dehnert taler om at bruge Tessent Streaming Scan Network på en stor SoC.
Janusz Rajski, Vice President of Engineering i Tessent-gruppen præsenterer en keynote på European Test Symposium 2023 om rollen af siliciumlivscyklusstyring i design til test (DFT).
