Stimulusfri verifikation

Formal Inspection er en fuldautomatisk formel problemjagt-app, der finder dybt skjulte problemer på grund af almindelige RTL-kodningsfejl. Formal Inspection gør det muligt at eliminere en lang række problemer uden en testbænk.

Forbindelsesanalysen inden for Questa One SFV er en fuldautomatisk løsning til udtømmende verificering af statisk og dynamisk forbindelse uden at kræve kendskab til formelle sprog eller ejendomsspecifikationssprog.

Questa Increase Coverage er en automatisk formel løsning til hurtigere lukning af kodedækning, der adresserer en ubestridelig kendsgerning om verifikation: en del af den afdækkede kode forbliver altid.

De formelle VIP AMBA- og OnChip-biblioteker forbedrer kvaliteten og reducerer tidsplaner ved at opbygge protokol- og metodeekspertise i pakker med genanvendelige påstande, der understøtter populære branchestandardgrænseflader.

Questa One SFV Property Verification opdager udtømmende eventuelle designfejl, der kan opstå, uden at der er behov for specifik stimulans til at opdage problemet. Dette sikrer, at det verificerede design er problemfrit i alle juridiske inputscenarier.

Questa One SFV-registeranalyse automatiserer udtømmende verifikation af kontrol- og statusregisteradfærd i forhold til CSV- eller IP-XACT-registerspecifikation.

Sikkerhedsanalyse inden for Questa One SFV er en fuldautomatisk løsning til udtømmende kontrol af, at kun de stier, du angiver, kan nå sikkerheds- eller sikkerhedskritiske lagerelementer.

Questa One SFV RTL Equivalence sammenligner automatisk specifikations RTL og implementering RTL-kodeblokke ved hjælp af udtømmende formel analyse. Der kræves ingen kendskab til formelle sprog eller ejendomsspecifikationssprog.

X-sensitivitetsanalyse inden for Questa One SFV er en automatiseret løsning, der udtømmende udrydder 'X' problemer på RTL-niveau uden en testbænk.

Siemens Questa Equivalent FPGA-løsningen sikrer, at FPGA-implementeringsstrømme, såsom syntese og place-and-route optimeringer, ikke indfører funktionsfejl.

Gap Free-verifikation optimerer kvaliteten af digitale designs ved at bevise al funktionalitet for alle input, hvilket fører til hidtil usete lave problemflugthastigheder.

Designverifikation på højt niveau med Questa HL-SYC-udvidelse hjælper med at eliminere problemer før syntese ved at starte verifikation tidligere i flowet.

Questa One SFV Trust Analysis anvender automatiseret analyse til at opdage og rapportere sårbarhedsproblemer vedrørende sikkerhed.

Sikrer, at RISC-V-design overholder ISA og funktionelle forudsætninger, hvilket fremskynder verifikationen ved at eliminere behovet for oprettelse af testbænk.

Questa One SFV FPU-analysen minimerer verificeringsarbejdsbyrden betydeligt og sikrer nøjagtig justering af flydende punktsimplementeringer med de ønskede resultater.

Fejlbeskyttelsesanalysen er en løsning baseret på formel teknologi, der analyserer fejl ved at injicere dem og formelt kontrollerer deres resultat for hardwaresikkerhed og -sikkerhed.

Questa Post Silicon Debug-appen udnytter formel analyse og egenskabssyntese til hurtigt at rodløse problemer i logik dybt inde i en SoC og bevise, at rettelser ikke vil bryde noget andet.