Analyser optimale partitioneringsscenarier for designet baseret på designerens mål. Gennemførlighedsanalyse af RTL for at eliminere fysiske problemer tidligt. Estimér PPA på RTL og generer en tidlig grundplan. Generer sikkerhedsstillelse til alle downstream-værktøjer.
Gencellicon Chip Planner er det første skift-venstre værktøj, der gør det muligt for designere at få dyb indsigt i den fysiske implementeringsgennemførlighed af deres design på meget tidlige stadier uden at være afhængige af traditionelle implementeringsværktøjer. Designere kan udforske forskellige plantegningsscenarier baseret på identificerede målinger med evnen til at udføre hva-hvis-analyse og vælge det mest effektive scenarie til implementering.
Chip planner er designet til at give mulighed for at udforske RTL og foreslå forskellige partitioneringsmuligheder baseret på de valgte kriterier. Nye RTL-repartitioner vil have tilsvarende SDC genereret automatisk.
Chip Planner giver tidlig indsigt i fysisk implementering af design og giver hva-hvis-analyse for designere for at træffe de bedst mulige planløsningsvalg ved at vælge en af mange automatisk genererede plantegninger.
Chip Planners unikke grundplanverifikation giver designere mulighed for at validere plantegninger i forhold til den faktiske designbeskrivelses udtømmende sæt regler for at kontrollere, om der er uoverensstemmelser mellem RTL, grundplan, havneplacering og routing.