Efterhånden som SoC-design bliver mere og mere komplekse - drevet af integrationen af flere funktioner og strammere PPA-krav - står designere over for adskillige dyre og tidskrævende iterationer for at optimere funktionalitet, ydeevne og fremstillbarhed.
Udvikling og validering af tidsbegrænsninger er afgørende for hvert trin i implementeringsflowet. Designere skal oprette og administrere forskellige begrænsningsformater for at understøtte forskellige opgaver.
Urdesign bliver også mere og mere komplekst med voksende chipfunktionalitet, hvilket kræver en betydelig indsats for at analysere, eliminere redundanser og guide CTS-motoren mod en optimal urtræstruktur.
Gencellicon-pakken adresserer nøgleudfordringer inden for chipudvikling og timing af lukning ved at automatisere og fremskynde designprocessen. Når den er parret med en skift-venstre metode, muliggør den mere forudsigelige og effektive SoC-designcyklusser - hvilket reducerer omkostninger, tidsplan og designutterationer. Det muliggør også RTL-sign-off af høj kvalitet, hvilket minimerer risikoen for omarbejdning fra syntese eller P&R tilbage til RTL.
