Siemens EDA begivenheder og webinarer

Få detaljer om Questa 2026.1: hurtigere regressionsydelse, nye funktioner til fejlfindingssynlighed og forbedringer af dækningslukning for at tackle den voksende UVM/SystemVerilog-miljøkompleksitet.

I dette webinar viser vi, hvordan tilpasningsdygtige tilføjelser giver dig mulighed for at udvide Xpedition Standard efter behov: signalintegritetsanalyse før og efter layout (powered by HyperLynx), rigid-flex design og avanceret ECAD-MCAD-co-design.

Lær, hvordan urgatingsstrategier med modulbaseret rapportering identificerer kaskadeoptimeringsmuligheder dybt inde i fanin- og ventilatorstier og maksimerer watt, der spares pr. ingeniørtime, hvilket muliggør design med lavt strømforbrug.

Lær hvordan PSS-sproget giver dig mulighed for at specificere verifikationshensigt og bruge Questa One til at oprette tilfældige tests for dig; og disse kan „realiseres“ til at køre på tværs af forskellige platforme, værktøjer, og verifikationsfaser.

Udforsk SoftMax-arkitektur og mikroarkitektur for at afbalancere ydeevne, område, ressourcer til edge inferens. Oplev fleksible FPGA-designarbejdsgange for at holde trit med udviklende algoritmer.

Oplev, hvordan Questa One Sim fremskynder simulering med ParallelSIM-teknologi, indbygget PSS, VHDL-begrænsningsløsning, automatiserede udelukkelser af kodedækning og mere til RTL, simuleringer på gate-niveau og dækning.

Dette webinar introducerer UaLink-protokollen, med fokus på dens arkitektur og nøglefunktioner, der muliggør skalerbare AI-systemer; dyk derefter ned i de væsentlige funktioner i Siemens Avery UaLink Verification IP.

Dette webinar introducerer UaLink-protokollen, med fokus på dens arkitektur og nøglefunktioner, der muliggør skalerbare AI-systemer; dyk derefter ned i de væsentlige funktioner i Siemens Avery UaLink Verification IP.

Oplev syntese på højt niveau og dens fordele ved hurtigt og præcist at producere hardwareacceleratorer. Vi dækker trin-for-trin design og verifikation af Wake Word-algoritmen ved hjælp af HLS.

Siloede arbejdsgange skaber flaskehalse, der langsommere designcyklusser og kompromitterer kvaliteten. Dette webinar introducerer en ny tilgang til synergistiske verifikationsmiljøer ved hjælp af Questa™ Developer/IVE's integrerede økosystem.

Oplev, hvordan Aprisa AI og Siemens EDA AI-system øger RTL-til-GDS-produktiviteten med 10 gange, beregningstidens effektivitet med 3x og PPA med 10% med ML & RL, generativ og agentisk AI til accelereret læring og EDA-workflowautomatisering.

Dette webinar viser, hvordan Questa One Property Assist forvandler brugeranmodninger til optimerede LLM-prompter, henter LLM-leverede løsninger, og præsenterer de bedst genererede SVA-egenskaber for brugeren.

Dette webinar introducerer Questa One Sim CX, en innovativ dækningsdrevet simuleringsløsning, der revolutionerer UVM-verifikation ved at automatisere inferensen af dækning og stimulus, hvilket forstyrrer generering til afdækkede områder.

Lær hvordan Questa One DFT-verifikationsløsningen kombineret med Tessent Silicon Lifecycle Solutions leverer en udvikling i brugeroplevelse og ydeevne til at tackle disse nye verifikationsudfordringer.

Lær, hvordan Questa One Sim FX optimerer fejlkampagner med fejllisteoptimering og testrangeringsfunktioner, og problemfri integration med eksisterende testbænk-miljøer, og omfattende fejlanalysefunktioner.

Find ud af, hvordan Questa Verification IQ Testplan Author integreres med værktøjer til administration af applikationslivscyklusadministration (Siemens Polarion og Jama) for at levere en kollaborativ sporbarhedsløsning, der transformerer din verifikationsproces

Denne session introducerede en transformativ løsning af forbundne platforme med datadrevne tilgange og AI-integration til at tackle udfordringer med indbyrdes afhængigheder, arbejdsstyrkebegrænsninger og effektivitet og kvalitetssikring.

I dette webinar vil vi undersøge, hvordan funktionel fejlklassificering forbedrer fejldækningen. Lær fordelene ved at integrere funktionel fejlklassificering i DFT-processer, specifikt adressering af fejl, der ikke kan testes ved scanningstest.

Denne session dækkede Avery Verification IP for Ethernet 1.6T, Infiniband, UALink og UEC; giver omfattende protokoldækning, skalerbarhed og avanceret fejlfinding for at verificere komplekse designs til næste generations forbindelse.

Dette webinar vil dykke ned i den kritiske rolle, som hardwaresikkerhedsverifikation spiller, og skitsere, hvorfor det er vigtigt for at beskytte moderne FPGA-design fra RTL til FPGA-bitstrømmen. Fremhævet: Bitwise af Red Balloon Security

I dette webinar vil vi undersøge kraften i fejlfindingskode og funktionel dækning, mens RTL-simuleringen stadig kører, og hvordan interaktiv dækningsanalyse kan føre til betydeligt hurtigere design og testbænk-opbygning.

Denne session viser, hvordan man fremskynder analyse af grundårsager og reducerer fejlfindingen med Questa Verification IQ Regression Navigator - en næste generations, samarbejdsbaseret browserbaseret datadrevet verifikationsløsning.

Denne session vil dykke ned i de avancerede funktioner i Averys PCIe Gen 7 Verification IP, herunder dynamisk oprettelse af testbænk, sofistikeret trafikgenerering, fejlinjektion og protokoloverholdelseskontrol

Dette webinar vil fokusere på at bruge SafetyScope gennem hele sikkerhedsdesigncyklussen: arkitektonisk fase, RTL-fase og postsyntesefase. Demoer: FIT- og ISO 26262-målinger, hvad nu hvis analyse for at nå ASIL B, optimerede fejllister.

Fejlfinding af testbænke kan være en udfordring, så dette webinar viser muligheder for at forenkle og fremskynde processen, såsom grundlæggende linjetrinning, dynamisk variabel overvågning, begrænsningsfejlfinding og UVM-topologivisualisering

Dette webinar vil udstyre dig med omfattende sikkerheds- og sikkerhedsoverensstemmelsesmetoder til at tackle nuværende og nye krav til FPGA-design ved hjælp af FPGA-ækvivalenskontrol fra RTL til Bitstream.

Denne session vil udforske de kraftfulde Smart Regression-funktioner i Siemens EDAs Questa Verification IQ Regression Navigator - en næste generations, samarbejdende browserbaseret, AI/ML-datadrevet verifikationsløsning.

Dette webinar viser begrænsningerne ved eksisterende FPU C ++ referencemodelverifikation vs. et alternativt flow ved hjælp af formel egenskabskontrol til effektivt at verificere FPU-design; sikre deres nøjagtighed og pålidelighed.