Syntéza a ověřování na vysoké úrovni

Platforma Siemens High-Level Synthesis (HLS) a Verification (HLV) zlepšuje proces návrhu a ověřování ASIC a FPGA ve srovnání s tradičním RTL. Použití C++ nebo SystemC Catapult přináší špičkovou kvalitu výsledků pro výkon, výkon a oblast, kromě jedinečných řešení HLV.

HLS & HLV nadcházející události Knihovna zdrojů HLS a HLV

TRENDY A TECHNOLOGIE

Návrh a ověření RTL je příliš pomalé a drahé

Produktivita RTL, zejména u nových a složitých bloků s přidanou hodnotou, se zastavila. Výzvy návrhu a ověřování při vytváření nových a nových architektur, které přinášejí výhody v oblasti křemíku pro bezdrátové připojení, 5G, AI/ML, automobilový průmysl nebo zpracování videa/obrazu, neusnadňují život návrhářským týmům.

Průzkum architektury

Bude váš hardware omezen výkon systému? Vybrali jste správnou základní architekturu paměti? Nebo jste to zjistili až během integrace systému? Syntéza na vysoké úrovni urychluje průzkum vašeho designového prostoru.

Katapultujte svůj design

Optimální výkon a plocha

Dosažení optimální rovnováhy mezi výkonem, výkonem a plochou pro vaše konstrukční potřeby je obtížné. Příliš malý výkon, příliš mnoho energie nebo příliš mnoho plochy a můžete vynechat produktový cyklus. Využijte HLS k lepšímu a rychlejšímu navrhování.

Optimalizujte svůj PPA

Stále ladíte RTL?

Objevování chyb pozdě v RTL znamená promarněné příležitosti, méně konkurenceschopný křemík, zpoždění páskování a bolesti hlavy ECO. Návrh a ověření Catapult HLS přináší správné návrhy RTL poprvé se sníženými náklady na server a nástroje.

Najděte chyby rychleji s HLS

Katapultová řešení High-Level Synthesis Solutions

Řešení Catapult High-Level Synthesis poskytují podporu jazyků C ++ a SystemC, nezávislost FPGA a ASIC, odhad a optimalizaci výkonu ASIC plus nejnovější v oblasti fyzicky uvědomělé multi-VT a optimalizaci výkonu pro zvýšení vašich návrhů.

C++/SystemC Synthesis

Komplexní tok HLS, který využívá C++ nebo SystemC jako návrhový vstup a optimálně cílí implementace ASIC, eFPGA nebo FPGA vyladěné pro frekvenční a cílovou technologii.

Low-Power Solutions

Pokud jde o časný průzkum vesmíru, odhad výkonu a optimalizaci pro nízkoenergetický ASIC RTL, Catapult generuje vysoce efektivní RTL, který je optimalizován pomocí naší technologie PowerPro pod kapotou.

Vektorová grafika katapultu s označenými částmi, jako je „Arm“, „Protiváha“ a „Spouštěč“.

AI Solutions

Catapult AI vylepšuje HLS pro zrychlený průzkum designu, kvantizační analýzu a výkon, predikci výkonu a oblasti.

Catapult High-Level Verification Solutions

Zrychlete tok ověřování na vysoké úrovni (HLV) pomocí známých a důvěryhodných metod pomocí platformy Catapult HLV. Zkraťte celkovou dobu zpracování a náklady na ověření SoC až o 80% využitím kontroly návrhu na vysoké úrovni, kódu/funkční pokrytí a statickými a formálními metodami.

Catapult Coverage

Pokrytí kódu založeného na HLS včetně podpory příkazů, větve, podmínek, výrazů (FEC) a pokrytí přístupu k poli plus funkční pokrytí inspirované SystemVerilogem s podporou krycích skupin, krycích bodů, zásobníků a křížů.

Tok nástrojů pro formální ověření Catapult

Catapult Formal Verification Tools

Formálně najděte chyby, nejasnosti a problémy s návrhem problémů nebo chyby uživatelských omezení na začátku procesu HLS. I při rozdílech v časování a rozhraních umožňuje Catapult Formal ověření a tok uzavření pokrytí.

SLEC System

Zkontrolujte správnost RTL oproti vašim modelům na vysoké úrovni pomocí SLEC. Umožňuje důkaz, že specifikace a implementace jsou identické navzdory rozdílům v jazyce, načasování nebo abstrakci.