Съвместен дизайн на FPGA/PCB

Интеграция на потока

Входно-изходната оптимизация е тясно интегрирана с дизайнерския поток на Xpedition Enterprise, достъпен на всеки етап от проекта чрез раздел в схематичната среда за проектиране на Xpedition. Схемата, оформлението на печатни платки и FPGA базите данни се поддържат в синхрон чрез асистент за синхронизация. Това позволява на потребителите да контролират по-добре потока от данни за проектиране на проекта. В допълнение, схематичните потребители могат да решат кога FPGA данните (нови или актуализирани) трябва да бъдат прехвърлени към дизайна на печатни платки. Преди поставянето или маршрутизирането да бъде стартирано върху печатната платка, оптимизаторът за входно-изходни изходи позволява планиране на етажа с помощта на данни от проекта Xpedition в прозореца на етажа за по-добро първоначално задаване. След това резултатите могат да бъдат експортирани в средата за оформление на Xpedition. FPGA частите се управляват или на ниво проект, или на корпоративна библиотека.

Групиране на сигнали

Сигнални групи могат лесно да бъдат създадени за управление на сложността на сигнала на FPGA с висок брой щифтове и ускоряване на процеса на присвояване на щифтове. Всяка група може да дефинира интерфейсите на определени хардуерни функции, които да бъдат внедрени по-късно в FPGA. Тези групи могат да бъдат третирани като отделни HDL образувания в рамките на инструмента. Сигналните групи могат да бъдат създадени ръчно чрез GUI или извлечени от HDL файл (Verilog или VHDL).

Разделяне на щифтове

Чрез групиране на щифтове в I/O банките на FPGA, оптимизаторът осигурява по-голяма гъвкавост при задаването на щифтове. Предимствата на разделянето на щифтове включват по-добро планиране на връзката с печатни платки, персонализирано генериране на символи и минимизиране на правилата за размяна на щифтове в групата, което води до по-добър контрол на оптимизацията на щифтовете и подобрено разгръщане на мрежата. Освен това сигналните групи могат да бъдат присвоени към дял като едно цяло, премахвайки необходимостта от разделяне на сигналните групи между I/O банки. GUI прави управлението на пиновите дялове в рамките на инструмента интуитивно и просто.

Присвояване на сигнали и щифтове

Ръчното присвояване на стотици HDL сигнали към FPGA щифтове, като същевременно се спазва стриктното спазване на правилата на доставчиците на FPGA, е предизвикателство за всички. За да се противодейства на това, I/O оптимизаторът предоставя на потребителите интуитивен и графичен интерфейс, пълен с полезни функции. Те варират от автоматично присвояване, надзор на стандартите на сигнала, задаване чрез просто плъзгане и пускане, поддръжка за операции върху набори от обекти и динамично филтриране. Те правят задаването на сигнални щифтове проста операция. Всяка промяна, направена в задаването на щифтове, се управлява през потока на FPGA на борда и се поддържа последователна, тъй като оптимизаторът е между потоците FPGA и PCB, съобщавайки всички промени, направени от двете страни.

Автоматизирано генериране на части и символи

Самата природа на FPGA устройствата изисква различен подход към процеса на генериране на символи. Логиката на FPGA може да се променя няколко пъти по време на проекта и символите трябва да се поддържат в съответствие с тези промени. Потребителите имат набор от мощни функции, които правят създаването на символи лесно, бързо и без грешки, като същевременно позволяват пълен контрол върху процеса на създаване на символи. В сравнение с ръчното създаване на символи, времето се намалява от часове или дни до минути.

Планиране на етажа

Важна фаза от дизайнерския поток на печатни платки е разположението и ориентацията на компонентите върху самото оформление на платката. Планирането на етажа може да се извърши преди и по време на процеса на оформление на печатни платки. Дизайнерите имат ясното предимство, че могат да извършват промени в задаването на щифтове на FPGA още от ранните етапи на проекта.

Разплитане на мрежовата линия

• Присвояването на сигнално-пин може да бъде автоматично оптимизирано, като същевременно се спазват специфичните правила и ограничения за пин. Това позволява високоефективно разгръщане на мрежовата линия, което води до:
• Намален брой слоеве
• Минимизиране на проблемите с целостта на сигнала
• Увеличени времеви бюджети
• Минимизиране на дължината на следите върху печатната платка
• Много по-бързо време за маршрут на FPGA in situ на борда.

I/O оптимизаторът гарантира безгрешна размяна на щифтове по време на процеса на присвояване на сигнала. Разплитането може да се извърши на данните за оформлението на Xpedition или много по-рано по време на планирането на етажа. В допълнение, той се поддържа изцяло между щифтове, щифтове, края на следите и целите на маршрута.

FPGA многоекземплярен

В повечето случаи едно и също FPGA устройство ще има различни логически функции, споделени между проекти или дори споделени в рамките на един проект. I/O оптимизаторът напълно поддържа тези ситуации и това се прави автоматично по време на разработването на проекта. FPGA, представени от различни функционални символи в отчета за BOM, са изброени заедно с кодовете на доставчика.

Мулти-FPGA оптимизация

Успешната оптимизация на връзките между две или повече FPGA устройства е почти невъзможно да се извърши без тази най-съвременна технология. Алгоритъмът за оптимизация оценява всички възможни комбинации от връзки, за да стигне до оптималната взаимовръзка, минимизирайки нетните кросоувъри, произтичащи от първоначалното задаване, позволявайки по-високи скорости на завършване на маршрута. FPGA I/O оптимизаторът включва мулти-FPGA оптимизация като стандарт.