Събития и уебинари на Siemens EDA

Получете подробности за Questa 2026.1: по-бърза производителност на регресията, нови функции за видимост при отстраняване на грешки и подобрения за затваряне на покритието, за да се справите с нарастващата сложност на средата UVM/SystemVerilog.

В този уебинар ще покажем как адаптивните добавки ви позволяват да разширите Xpedition Standard при поискване: анализ на целостта на сигнала преди и след оформлението (powered by HyperLynx), твърд гъвкав дизайн и усъвършенстван съвместен дизайн на ECAD — MCAD.

Научете как стратегиите за включване на часовници с отчитане, базирани на модули, идентифицират каскадните възможности за оптимизация дълбоко в пътеките за вентилатора и вентилатора и увеличават максимално спестените ватове на инженерен час, позволявайки проектиране с ниска мощност.

Научете как езикът на PSS ви позволява да зададете намерение за проверка и да използвате Questa One за създаване на случайни тестове за вас; и те могат да бъдат „реализирани“, за да се изпълняват в различни платформи, инструменти и етапи на проверка.

Разгледайте архитектурата и микроархитектурата на SoftMAX, за да балансирате производителността, площта, ресурсите за крайни изводи. Открийте гъвкави работни процеси за проектиране на FPGA, за да вървите в крак с развиващите се алгоритми.

Открийте как Questa One Sim ускорява симулацията с технологията ParallelSIM, вграден PSS, VHDL решител на ограничения, автоматизирано изключване на покритие на код и други за RTL, симулации на ниво порта и покритие.

Този уебинар ще представи протокола uAlink, като се фокусира върху неговата архитектура и ключови функции, които позволяват мащабируеми AI системи; след това се потопете в основните възможности на Siemens Avery uLink Verification IP.

Този уебинар ще представи протокола uAlink, като се фокусира върху неговата архитектура и ключови функции, които позволяват мащабируеми AI системи; след това се потопете в основните възможности на Siemens Avery uLink Verification IP.

Открийте висококачествен синтез и неговите предимства при бързото и точно производство на хардуерни ускорители. Ще обхванем стъпка по стъпка проектирането и проверката на алгоритъма Wake Word с помощта на HLS.

Силозните работни процеси създават тесни места, които забавят циклите на проектиране и компрометират качеството. Този уебинар въвежда нов подход към синергични среди за проверка, използвайки интегрираната ecosystem на Questa™ Developer/IVE.

Открийте как Aprisa AI и системата за изкуствен интелект на Siemens EDA повишават производителността на RTL-GDS с 10 пъти, ефективността на компютърното време с 3 пъти и PPA с 10%, с ML & RL, генеративен и агентичен AI за ускорено обучение и автоматизация на работния процес на EDA.

Този уебинар показва как Questa One Property Assist превръща потребителските подкани в оптимизирани LLM подкани, извлича предоставените от LLM решения и представя най-добре генерираните свойства на SVA за потребителя.

Този уебинар представя Questa One Sim CX, иновативно решение за симулация, управлявано от покритие, което революционизира UVM проверката, като автоматизира изводите за покритие и стимул, отклонявайки генерирането към неоткрити области.

Научете как решението за проверка на Questa One DFT, комбинирано с Tessent Silicon Lifecycle Solutions, осигурява еволюция в потребителското изживяване и производителността, за да се справи с тези възникващи предизвикателства за проверка.

Научете как Questa One Sim FX оптимизира кампаниите за неизправности с възможности за оптимизация на списъка с неизправности и тестово класиране, както и безпроблемна интеграция със съществуващи тестбенчови среди и цялостни възможности за анализ на неизправности.

Открийте как Questa Verification IQ Testplan Author се интегрира с инструментите за управление на жизнения цикъл на приложенията (Siemens Polarion и Jama), за да предостави съвместно решение за проследяване, което трансформира работния процес на проверка

Тази сесия представи трансформиращо решение на свързани платформи с подходи, базирани на данни и интеграция на изкуствен интелект, за да се справят с предизвикателствата, пред които са изправени взаимозависимостите, ограниченията и ефективността на работната сила и осигуряването на качеството.

В този уебинар ще проучим как функционалното оценяване на неизправности подобрява покритието на дефектите. Научете предимствата на интегрирането на функционалното класиране на повреди в DFT процесите, по-специално за справяне с неизправности, които не могат да бъдат тествани чрез тестове за сканиране.

Тази сесия обхваща Avery Verification IP for Ethernet 1.6T, Infiniband, uAlink и UEC; осигурявайки цялостно покритие на протоколи, мащабируемост и усъвършенствано отстраняване на грешки за проверка на сложни дизайни за свързаност от следващо поколение.

Този уебинар ще се задълбочи в критичната роля на проверката на хардуерната сигурност, очертавайки защо е от съществено значение за защитата на съвременните FPGA дизайни от RTL до FPGA битпотока. Представено: Bitwise от Red Balloon Security

В този уебинар ще изследваме силата на кода за отстраняване на грешки и функционалното покритие, докато RTL симулацията все още работи, и как интерактивният анализ на покритието може да доведе до значително по-бърз дизайн и въвеждане на тестовия стенд.

Тази сесия ще покаже как да ускорите анализа на първопричините и да намалите обръщането на грешки с Questa Verification IQ Regression Navigator - съвместно решение за проверка, базирано на данни, базирано на браузър, следващо поколение.

Тази сесия ще се задълбочи в разширените функции на IP за проверка на PCIe Gen 7 на Avery, включително динамично създаване на тестбенч, сложно генериране на трафик, инжектиране на грешки и проверки за съответствие с протоколите

Този уебинар ще се съсредоточи върху използването на SafetyScope през целия цикъл на проектиране на безопасност: архитектурна фаза, фаза RTL и фаза след синтеза. Демонстрации: FIT и ISO 26262 показатели, какво ще стане, ако анализът достигне ASIL B, оптимизирани списъци с грешки.

Отстраняването на тестовете за отстраняване на грешки може да бъде предизвикателство, така че този уебинар ще покаже възможности за опростяване и ускоряване на процеса като основно стъпване на линията, динамичен мониторинг на променливите, отстраняване на грешки при ограничения и визуализация на UVM топология

Този уебинар ще ви снабди с цялостни методи за безопасност и съответствие със сигурността, за да се справите с настоящите и възникващите изисквания за проектите на FPGA, използвайки проверка на еквивалентността на FPGA от RTL до Bitstream.

Тази сесия ще изследва мощните функции за интелигентна регресия в Questa Verification IQ Regression Navigator на Siemens EDA - решение за проверка, базирано на съвместно браузър, AI/ML за данни за проверка от следващо поколение.

Този уебинар ще покаже ограниченията на съществуващата проверка на референтния модел на FPU C ++ спрямо алтернативен поток, използващ официална проверка на свойствата за ефективна проверка на FPU дизайна; осигуряване на тяхната точност и надеждност.