HyperLynx 針對雙重資料速率 (DDR) 介面執行整合式訊號完整性和計時分析，驗證訊號品質、偏斜度和計時需求。自動化版面擷取、3D EM 建模和進階模擬技術支援電源感知分析和 DDR5 應用程式。
DDR 接口包含多組信號，每個信號都有獨特的信號質量要求。它們還具有需要滿足的信號群組之間的相對時間關係。需要分析所有群組中的所有信號，以確保設計能按照預期運作。在這裡顯示的圖像中，有超過 64 個信號，包括時鐘，命令/地址，數據，數據閃光和狀態。任何單一訊號的訊號品質或計時問題都有可能導致整個介面無法操作。
幸運的是，DDR 接口與 JEDEC 規格相關聯，該規格記錄接口需求-但僅適用於接口的 DRAM 端。JEDEC 不指定控制器 I/O 信號或計時需求，因此不同的控制器將具有獨特的行為，這些行為必須在分析過程中考慮。例如，控制器可能會在接口、位元組、小點或個別位元基礎上執行編寫-或完全不執行。
確保介面能正常運作，需要確保符合所有訊號和群組間關係的訊號品質和時間要求，包括控制器特定行為。這需要模擬所有信號和後處理波形數據，以提取眼部測量和互連飛行時間，以便在計時計算期間使用。為完整的 DDR 接口執行此分析很難，因為涉及數十個信號。理想情況下，這種分析應該是完全自動化的，因為涉及的分析步驟的複雜性和數量。
HyperLynx 將自動化版面拓樸擷取與進階 DDR 通訊協定感知模擬、全面波形後處理和報表產生相結合，來完全自動執行全介面 DDR 配置後驗證。
HyperLynx DDR 驗證提供多個層級的佈局建模精確度，可讓您開啟/關閉不同的物理現象，以確定其對整體系統效能的個別影響。自動化分析流程與 HyperLynx Advanced Solvers 完全整合，提供非理想返回路徑、返回電流共用以及同時切換雜訊 (SSN) 影響的準確建模。最重要的是，佈局建模是完全自動化的-只需指定感興趣的信號，將信號視為攻擊者的標準-HyperLynx 就會完成其餘的工作。
HyperLynx DDR 配置後驗證會根據選取的 DRAM 技術和控制器特性執行通訊協定特定的分析，產生詳細的 HTML 報告，告訴您通過的內容、失敗以及多少。
一旦定義合適的路由策略，則可以圖形化捕獲約束，並自動驅動到配置中。
隨著 DDR 速度的增加，電壓和計時邊界繼續下降，因此必須在配置開始前通過模擬進行徹底調查設計空間。大多數 DDR 分析方法幾乎專注於佈局前分析，其中分析少數信號以表示完整介面的運作方式。
在佈局前分析過程中，建立模型設計至關重要，因為它將實際上建立，而不是一種實際上無法佈置或製造的理想主義表示。HyperLynx 與 Z-Zero 的 Z-Planner (TM) 軟體緊密整合，以確保設計堆疊和追蹤特性代表可與特定廠房供應商實現的實體現實。
佈局前分析是一種交互式過程，設計師會建立建議的版面拓樸、執行分析、檢閱結果並迭代。分析過程報告設計的電壓和計時邊界非常重要，因為它們實際會在系統上下文中測量。HyperLynx 預先配置分析由 LineSim 線路圖編輯器驅動，該編輯器可讓設計師透過幾何圖形和追蹤長度/幾何/間距探索製程順序、終止、佈線圖層對其設計效能的影響。
配置前分析定義了一組配置指南，如果預先佈局探索完整且完全遵循配置規則，則應該允許系統正常運作。配置後驗證會分析設計實際設計的行為，捕捉未正確遵守準則或簡單不夠全面的情況。
這兩種分析形式都很重要。預先佈局探索有助於最佳化佈局工作，並避免過度重新工作。配置後驗證有助於確保設計已準備好進行原型驗證，並且沒有會導致其在實驗室中失敗的問題，因此除錯、更新和重新整理是耗時且昂貴的問題。
佈局前的探索建立了對設計的運作方式以及營運利潤率的期望。配置後驗證需要執行相同的分析流程並與佈局預先探索相同的方式報告結果，因此可以輕鬆比較兩組結果。理想情況下，由於過程中的複雜性和步驟數量，分析過程應該完全自動化。這正是 HyperLynx DDR 分析所做的-使用相同的自動分析流程，以相同格式報告相同的結果-這樣可以快速隔離並解決佈局期間出現的任何問題。
HyperLynx DDR 分析會產生一份全面的報告，其中列出分析的信號，並顯示哪些信號傳遞、哪些失敗以及多少。
結果以超連結的 HTML 格式顯示，依標籤組織，其中包括資料讀取、資料寫入、位址/指令、差異信號、DQ/DQS 傾斜和眼圖繪圖。單獨的摘要標籤會將整體報告捲起到主要結果表中。報表的每個標籤顯示 JEDEC 參數和控制器特定參數的必要值和測量值，以及允許使用者在互動式波形檢視器中檢視測量詳細信息的超連結。結果可過濾和排序，允許設計師快速確定最小/最大值，並隔離問題區域。
單獨的互動式眼圖檢視器以表格形式顯示報表中的主要結果，允許設計通過選取表格中的信號列來繪製眼圖圖。該表格是可篩選和排序的，類似於 HTML 報表。可以顯示適當的通訊協定特定眼罩，以顯示訊號的電壓和計時邊界。
全介面 DDR 分析是一個複雜的通訊協定和設備特定的過程。根據使用的 DRAM 技術和控制器，確切的分析過程、波形量測和計時計算不同。HyperLynx 了解 DDR-2,3,4,5 和 LPDDR-2,3,4,5 技術的通訊協定需求，包括緩衝 (註冊) DDR5 記憶體。HyperLynx 使用計時模型和分析精靈設定選項的組合來建立控制器的功能以及如何設定分析。透過分析精靈指定的 Controller 功能包括 1T/2T 位址計時、讀寫等級、動態終端設定、DQ/DQS 桌面功能等。
隨著資料速率的增加，訊號與供電網 (PDN) 之間的互動變得更加重要，並且可以消耗設計可用的營運利潤率的大部分。建模這些效果需要針對組合信號/功率輸送網絡準確的模擬模型。HyperLynx DDR 分析與 HyperLynx 進階求解器無縫整合，以產生這些模擬模型。透過 Power Aware 分析，可選擇地納入或排除非理想訊號返回路徑、返回路徑電流共用和同時切換雜訊的影響，從而定量化其對操作利潤的影響。
DDR5 記憶體代表了 DDR 建模和模擬的全新章節，因為裝置接收器中包含均衡電路。這需要新一代 DDR5 (IBIS-AMI) 模擬模型和模擬技術。此外，DDR5 還要求以 1e-16 概率計算眼界，這是傳統的 DDR 模擬技術不可能。HyperLynx 完全支援具有最新功能的 DDR5 IBIS-AMI 模擬模型，並支援多種模擬方法，在模擬速度和精度之間提供不同的差異。HyperLynx 還允許 IBIS-AMI 模型與具有不同的升降阻抗和邊緣速率的單端類比驅動程式一起使用，這些驅動程式本身不是 IBIS-AMI 規格本身的一部分。
HyperLynx 的 DDR5 進階分析支援同時建模上升/降不對稱性，並將結果計算至 1e-16，滿足 DDR5 規格最嚴格的要求。