PowerPro Guided Power Optimization

在 RTL 的早期階段，當功能向量可用時，PowerPro 的微型架構和組合備援可幫助用戶識別、量化和修復電源錯誤。PowerPro 的功能分析引擎在設計中發現可能導致電力浪費的冗餘切換，並建議修正以鎖定此類冗餘切換的來源或重組邏輯，以避免浪費切換。

PowerPro 的早期設計檢查是基於 RTL 靜態分析的使用案例獨立檢查，可在設計週期的很早進行。通過在 RTL 上執行動力發生動力，可以預先捕獲並解決低懸浮問題。早期設計檢查包括覆蓋範圍檢查，可確定多少設計寄存器、記憶體、巨集、資料運算子等被封鎖。整合式時鐘門或 ICG 檢查可讓 RTL 設計師評估設計中現有的 ICG 單元是否從結構或功能的角度來看是多餘的。此外，連線檢查可協助使用者移除可能浮動或未使用的不需要邏輯。

早期的設計檢查執行極快，可用於為設計團隊開發低功率編碼指南。它們可以輕鬆擴展到回歸，並可以有助於發現 RTL 變化對預先電源產生的潛在負面影響。

PowerPro 的順序最佳化基於西門子 EDA 專利的深度序列分析引擎，該引擎可針對寄存器和記憶體執行多週期分析，以找到最佳的時脈閘門和記憶體閘門的啟用條件。深度序列分析是可觀察性分析引擎和穩定性分析引擎的組合。可觀察性分析引擎對其輸出無法觀察的邏輯執行深度序列分析。然而，基於穩定性的分析，對輸出穩定的邏輯執行深度序列分析。深度序列分析會經過多個循環以找到可應用於閘多個寄存器的啟用條件，並關閉這些寄存器驅動的資料路徑邏輯，從而產生顯著的增益。

PowerPro 的循序優化技術包括時鐘門和記憶體閘門。提供了每個啟用條件的完整信息，包括它將導入的記憶體或寄存器鏈以及其源引用，RTL 設計師需要實現的確切啟用表達式，其對時脈閘效率提高，功率減少，面積罰以及參與啟用條件的信號的詳細信息，例如邏輯深度，階層深度，信號數等。