PowerPro Guided Power Optimization

在 RTL 的早期阶段，当功能向量可用时，PowerPro 的微架构和组合冗余可帮助用户识别、量化和修复电源错误。PowerPro的功能分析引擎在设计中发现了可能导致电能浪费的冗余开关，并提出修复建议，以锁定此类冗余开关的来源，或重组逻辑以避免浪费开关。

PowerPro 的早期设计检查是基于RTL静态分析的独立于用例的检查，可以在设计周期的早期执行。通过在 RTL 上执行 power lint，可以提前发现并修复悬而未决的问题。早期的设计检查包括覆盖率检查，以确定有多少设计寄存器、存储器、宏、数据运算符等处于门控状态。集成的时钟门控或 ICG 检查允许 RTL 设计人员从结构或功能的角度评估设计中现有 ICG 单元是否冗余。此外，连接检查可帮助用户删除可能悬浮或未使用的有害逻辑。

早期的设计检查运行速度非常快，可用于为设计团队制定低功耗编码指南。它们可以很容易地扩展到回归，并且可以帮助揭示RTL变更可能对开机前期产生的潜在负面影响。

PowerPro的顺序优化基于Siemens EDA的专利深度序列分析引擎，该引擎对寄存器和存储器进行多周期分析，以找到时钟门控和存储器门控的最佳启用条件。深度序列分析是可观测性分析引擎和稳定性分析引擎的组合。可观测性分析引擎对输出不可观测的逻辑执行深度序列分析。但是，基于稳定性的分析会对输出稳定的逻辑进行深度序列分析。深度序列分析遍历多个周期，以找到可应用于门控多个寄存器并关闭由这些寄存器驱动的数据路径逻辑的使能条件，从而产生显著的增益。

PowerPro 的顺序优化技术包括时钟门控和存储器门控。提供了每个使能条件的完整信息，包括其将要设置的存储器或寄存器链及其源参考、RTL 设计人员需要实现的确切使能表达式、其在时钟门控效率改进、功耗降低、面积损耗方面的影响，以及参与使能条件的信号的详细信息，例如其逻辑深度、分层深度、信号数量等。