高级综合与验证

与传统 RTL 相比，西门子的高级综合 (HLS) 和验证 (HLV) 平台改善了您的 ASIC 和 FPGA 设计和验证流程。除了独特的 HLV 解决方案外，使用 C++ 或 SystemC Catapult 还可以在性能、功率和面积方面提供领先质量的结果。

HLS & HLV 即将举行的活动 HLS 和 HLV 资源库

趋势和技术

RTL 设计和验证过于缓慢且昂贵

RTL 的生产力，尤其是新的和复杂的增值区块的生产力，已经停滞不前。创建能够为无线、5G、AI/ML、汽车或视频/图像处理提供硅优势的新架构所面临的设计和验证挑战，并不能让设计团队的生活变得更轻松。

建筑探索

您的硬件会受到系统性能限制吗？你选择了正确的基本内存架构吗？还是你只是在系统集成期间才发现的？高级综合可加速您的设计空间探索。

用弹射你的设计

最佳功率性能和面积

为您的设计需求提供性能、功耗和面积的最佳平衡是很困难的。性能太低、功率太大或面积太大，你可能会错过产品周期。利用 HLS 来更好、更快地进行设计。

优化您的 PPA

你还在调试 RTL 吗？

在 RTL 后期发现漏洞意味着错失机会、芯片竞争力降低、胶带输出延迟和 ECO 难题。 Catapult HLS 设计和验证提供一次性正确的 RTL 设计，同时降低了服务器和工具成本。

使用 HLS 更快地发现错误

Catapult 高级合成解决方案

Catapult 高级综合解决方案提供 C++ 和 SystemC 语言支持、FPGA 和 ASIC 独立性、ASIC 功率估算和优化以及最新的物理感知多 VT 区域和性能优化，以提升您的设计。

C++/systemC 合成

一个全面的 HLS 流程，以 C++ 或 SystemC 作为设计输入，针对针对频率和目标技术进行了调整的 ASIC、eFPGA 或 FPGA 实现。

低功耗解决方案

在早期的设计空间探索、功耗估算和低功耗 ASIC RTL 的优化方面，Catapult 会生成高效的 RTL，并通过我们的 PowerPro 技术进行优化。

人工智能解决方案

Catapult AI 增强了 HLS，可加速设计探索、量化分析和性能、功耗和面积预测。

Catapult 高级验证解决方案

使用 Catapult HLV 平台，使用已知且可信的方法加速您的高级验证 (HLV) 流程。利用高级设计检查、代码/功能覆盖以及静态和形式化方法，将您的总体 SoC 验证周转时间和成本最多可减少 80%。

Catapult 报道

HLS 感知代码覆盖范围包括对语句、分支、条件、表达式 (FEC) 和数组访问覆盖的支持，以及受 SystemVerilog 启发的功能覆盖，支持覆盖组、覆盖点、分箱和交叉。

Catapult 形式验证工具

在 HLS 流程的早期正式发现错误、歧义和问题设计问题或用户限制错误。即使在时间和接口方面存在差异，Catapult Formal 仍支持验证和覆盖封闭流程。

SLEC 系统

使用 SLEC 对照您的高级模型检查 RTL 的正确性。能够证明尽管语言、时间或抽象存在差异，但规范和实现是相同的。

高级验证

这个 HL-systemC

通过Questa HL-SYC扩展进行高级设计验证，可以在流程的早期开始验证，从而帮助在合成之前消除问题。