ReqTracer

Trong hội thảo trên web này, bạn sẽ tìm hiểu cách triển khai các khẳng định đồng thời bằng cách sử dụng SystemVerilog Assertions (SVA) và hiểu sâu hơn về cách chúng có thể bổ sung cho các phương pháp xác minh hiện có của bạn.

Harry Foster nhấn mạnh những phát hiện chính từ Nghiên cứu Xác minh Chức năng của Nhóm Nghiên cứu Wilson năm 2022, đồng thời cung cấp giải thích và phân tích đằng sau các xu hướng mới nổi hiện nay trong thiết kế và xác minh ASIC và FPGA.

Trong hội thảo trên web này, bạn sẽ tìm hiểu cách bật Khung UVM và Questa Verification IP

tạo testbench trong một ngày để nhóm có thể tập trung vào việc tạo các bài kiểm tra và đóng phạm vi phủ sóng.

Trong hội thảo trên web này, chúng tôi sẽ kiểm tra các cách để tạo các máy kiểm tra có thể tái sử dụng mạnh mẽ bằng cách ẩn các tín hiệu và cung cấp cho người viết bài kiểm tra của bạn một proxy cho phép họ bắt đầu viết bài kiểm tra ngay lập tức.

Trong hội thảo trên web này, bạn sẽ tìm hiểu cách tạo các giao dịch testbench và các lớp thành phần dễ dàng gỡ lỗi và tái sử dụng. Các quy tắc bổ sung được hiển thị cho mã SystemVerilog để ngăn chặn các lỗi phổ biến.

Trong hội thảo trên web này, bạn sẽ biết rằng SystemVerilog có nhiều loại dữ liệu & mảng động. Bạn sẽ được hiển thị cái nào để chọn cho bảng điểm, bộ nhớ thưa thớt, mảng băm, bảng thử nghiệm và hơn thế nữa.

Trong hội thảo trên web này, hãy tìm hiểu cách bạn có thể mô hình hóa các thanh ghi phần cứng xuống mức bit hoặc xây dựng các kiểu dữ liệu phức tạp chứa hỗn hợp các phần tử khác nhau như logic 4 trạng thái, số nguyên 2 trạng thái, số thực và các loại liệt kê.

Trong hội thảo trên web này, bạn sẽ tìm hiểu cách tạo các lớp cho các giao dịch UVM, còn được gọi là các mục trình tự. Bạn cũng sẽ được hiển thị những thứ này được tạo và sử dụng ở đâu trong testbench, và bạn nên bắt đầu với lớp nào.

Trong hội thảo trên web này, bạn sẽ học cách tạo các lớp cho chuỗi UVM, chứa một hoặc nhiều giao dịch, cách lớp kiểm tra bắt đầu một chuỗi và cách các giao dịch chuyển đến và từ trình tự vào phần còn lại của testbench.

Trong hội thảo trên web này, bạn sẽ tìm hiểu hai vấn đề phổ biến nhất khi kết quả giải ràng buộc không khớp với ý định của bạn: cách áp dụng các quy tắc đánh giá biểu thức Verilog và xác suất ảnh hưởng đến việc chọn giá trị giải pháp.

Trong hội thảo trên web này, bạn sẽ tìm hiểu những thay đổi trong UVM 1800.2 từ UVM 1.2 và 1.1d để bạn có thể chuẩn bị để áp dụng Tiêu chuẩn mới. Chúng tôi sẽ đề cập đến các bổ sung chính trong UVM 1800.2 và những gì có trong UVM Cookbook mới.