Questa Post-Silicon Debug

Trong hội thảo trên web này, bạn sẽ tìm hiểu lý do tại sao xác minh chính thức là thành phần quan trọng để thành công trong kỷ nguyên Next Normal, nơi thành công bằng silicon là rất quan trọng và đảm bảo chất lượng trong suốt chu kỳ xác minh của bạn là điều cần thiết.

Trong hội thảo trên web này, chúng ta sẽ thảo luận về các kỹ thuật sau: Trừu tượng hóa cơ bản, thiết lập và tối ưu hóa các ràng buộc, Độc lập dữ liệu & Chủ nghĩa không xác định. Những phương pháp này rất dễ áp dụng, tăng hiệu suất phân tích chính thức.

Trong hội thảo trên web này, chúng tôi sẽ chỉ ra cách với một chút kiến thức thiết kế và suy nghĩ trước từ phía bạn, bạn có thể tận dụng hai nguyên tắc này (DI và ND) để cắt giảm phân tích chính thức của bạn xuống chỉ vài phút so với giờ.

Trong hội thảo trên web này, chúng tôi sẽ chỉ cho bạn cách sử dụng mã kiểm tra thuộc tính tiêu chuẩn IEEE (SVA) và các công cụ chính thức sẵn có để xác minh nhanh chóng và đầy đủ việc truyền dữ liệu thông qua DUT phù hợp với đặc điểm kỹ thuật.

Trong hội thảo trên web này, bạn sẽ tìm hiểu các loại cấu trúc DUT thường gây ra sự cố phân tích chính thức và cách áp dụng các kỹ thuật đã được thử nghiệm theo thời gian để trừu tượng hóa chúng một cách an toàn để xác minh chính thức có thể nhanh chóng kết thúc.

Trong hội thảo trên web này, chúng tôi sẽ chỉ cho bạn cách viết các ràng buộc tối ưu cho phân tích chính thức; và cách cố tình hạn chế phân tích quá mức để tìm hiểu thêm về hiệu quả của các ràng buộc.

Trong hội thảo trên web này, bạn tìm hiểu cách xác minh triển khai FPGA có thể đẩy nhanh quy trình thiết kế, giảm thử nghiệm trong phòng thí nghiệm, cho phép sử dụng tối ưu hóa tích cực và giảm đáng kể rủi ro sau sản xuất.

Bảo vệ phần cứng của bạn cũng quan trọng như bảo vệ phần mềm của bạn khỏi các cuộc tấn công mạng. Phiên này sẽ trình bày xác minh bảo mật sớm trên một mô-đun sở hữu trí tuệ (IP) nhỏ dành cho tích hợp IC.

Trong hội thảo trên web này, bạn sẽ hiểu rõ về các ứng dụng chính thức tự động có thể được sử dụng để giải quyết các thách thức thiết kế và xác minh hiện tại thường thấy khi phát triển các thiết kế ASIC và FPGA.

Trong hội thảo trên web này, chúng tôi sẽ chỉ ra cách sử dụng quy trình tự động, dựa trên chính thức đảm bảo phạm vi toàn diện về không gian trạng thái của sổ đăng ký của bạn, xác minh kỹ lưỡng các hành vi và bất kỳ hành vi bất hợp pháp nào mà không cần phải học chính thức.

Trong hội thảo trên web này, chúng tôi sẽ đề cập chi tiết về phương pháp luận chính thức tập trung vào các ABC chính thức: (A) trừu tượng hóa, (B) săn bọ và chứng minh xây dựng, và (C) bao quát trong bối cảnh kiểm tra tài sản.

Trong hội thảo trên web này, bạn sẽ thấy tiến trình ứng dụng chính thức thân thiện với người dùng đến các bước đầu tiên của kiểm tra tài sản chính thức; ý tưởng thực tế về xác minh chính thức ở cấp độ mô-đun đầy đủ cho lời hứa phát triển theo định hướng tài sản.

Trong hội thảo trên web này, chúng tôi sẽ chia sẻ một phương pháp tĩnh toàn diện và dựa trên chính thức sử dụng ứng dụng tự động Questa X-Check cho phép các nhóm thiết kế gây ra các vấn đề 'X' sớm trong quá trình thiết kế RTL.

Trong hội thảo trên web này, bạn sẽ học cách tận dụng phân tích chính thức để tìm và sửa càng nhiều lỗi chức năng càng tốt, cuối cùng cải thiện chất lượng sản phẩm cuối cùng của bạn và giảm nguy cơ quay lại.

Trong hội thảo trên web này, bạn sẽ tìm hiểu lý do tại sao việc áp dụng chính thức sớm trong quá trình phát triển rút ngắn chu kỳ xác minh tổng thể bằng cách tìm và sửa hầu hết các lỗi trong quá trình phát triển thay vì muộn trong trò chơi xác minh.