Catapult tạo ra RTL chất lượng cho ASIC/FPGA từ C ++/SystemC trong một nửa thời gian mã hóa bằng tay. Thiết kế Khám phá Không gian, tích hợp tổng hợp RTL hạ nguồn, cộng với ước tính/tối ưu hóa công suất cho phép thiết kế tốt hơn. Kiểm tra thiết kế, Bảo hiểm mã và Chính thức, giảm chi phí xác minh RTL lên đến 80%.
C++ hay SystemC là một sự lựa chọn mang lại cho các nhóm sự linh hoạt để quyết định phương pháp nào là hiệu quả nhất cho nhiệm vụ thiết kế của họ. Cho dù đó là tốc độ mô phỏng và xác minh vượt trội của C ++ tuần tự với các loại dữ liệu AC (hlslibs.org), hoặc mô hình đồng thời rõ ràng với SystemC và MatchLib (sử dụng các loại AC), Catapult sẽ giúp bạn.
Với Catapult Flow, gỡ lỗi RTL thực sự biến mất. Mô hình C được xác nhận trong môi trường của nó và từ đó RTL chính xác theo cấu trúc được tạo ra. Điều này làm giảm đáng kể nỗ lực xác minh.
Thư viện đào tạo theo yêu cầu Catapult High-Level Synthesis (HLS) chứa một tập hợp các lộ trình học tập với các mô-đun để giới thiệu các kỹ sư về HLS và xác minh cấp cao.
Một nhóm thảo luận về các điểm thiết kế và xác minh chi tiết hơn bằng cách sử dụng các công cụ HLS và HLV của Siemens EDA. Tham gia thảo luận về các chủ đề, tính năng, nội dung và chuyên gia kỹ thuật mới.
Một bộ thư viện miễn phí và mở được triển khai trong C ++ tiêu chuẩn để thiết kế phần cứng và phần mềm chính xác bit. Đó là một cộng đồng mở để trao đổi kiến thức và IP cho HLS có thể được sử dụng để đẩy nhanh cả nghiên cứu và thiết kế.
Blog bao gồm các phương pháp và kỹ thuật thiết kế và xác minh tổng hợp cấp cao (HLS) thế hệ tiếp theo.
Truy cập tài liệu chi tiết, bản phát hành, tài nguyên và hơn thế nữa.
Giúp bạn đạt được tác động kinh doanh tối đa bằng cách giải quyết các thách thức phức tạp về công nghệ và doanh nghiệp với sự pha trộn độc đáo giữa kinh nghiệm phát triển và thiết kế và chuyên môn về phương pháp luận.
