Tổng hợp và xác minh cấp cao của Catapult

Catapult có danh mục giải pháp thiết kế phần cứng rộng nhất cho C ++ và Tổng hợp cấp cao dựa trên SystemC (HLS). Chế độ đa VT, nhận thức vật lý của Catapult, với ước tính và tối ưu hóa Công suất thấp, cộng với một loạt các giải pháp Xác minh hàng đầu làm cho Catapult HLS không chỉ là “C đến RTL”.

Sự kiện sắp tới của HLS & HLV Thư viện tài nguyên HLS & HLV

Máy phóng High-Level Synthesis Solutions

Các

giải pháp tổng hợp cấp cao của Catapult cung cấp hỗ trợ ngôn ngữ C ++ và SystemC, tính độc lập FPGA và ASIC, ước tính và tối ưu hóa công suất ASIC cộng với tính năng mới nhất trong lĩnh vực đa VT nhận thức vật lý và tối ưu hóa hiệu suất để nâng cao thiết kế của bạn.

C++/SystemC Synthesis

Một luồng HLS toàn diện lấy C ++ hoặc SystemC làm đầu vào thiết kế và nhắm mục tiêu tối ưu các triển khai ASIC, eFPGA hoặc FPGA được điều chỉnh cho tần số và công nghệ mục tiêu.

Giải pháp năng lượng thấp

Khi nói đến việc khám phá không gian thiết kế ban đầu, ước tính năng lượng và tối ưu hóa cho ASIC RTL công suất thấp, Catapult tạo ra RTL hiệu quả cao được tối ưu hóa với PowerPro công nghệ dưới mui xe.

Đồ họa vector của máy phóng với các bộ phận được dán nhãn như 'Arm', 'Counterweight' và 'Crigger'.

Giải pháp AI

Catapult AI tăng cường HLS để tăng tốc khám phá thiết kế, phân tích lượng tử hóa và hiệu suất, dự đoán sức mạnh và diện tích.

Máy phóng High-Level Verification Solutions

Tăng tốc quy trình Xác minh Cấp cao (HLV) của bạn với các phương pháp đã biết và đáng tin cậy sử dụng Nền tảng Catapult HLV. Giảm thời gian và chi phí xác minh SoC tổng thể của bạn lên đến 80% bằng cách tận dụng Kiểm tra thiết kế cấp cao, Bảo hiểm mục/Chức năng và tĩnh cộng với các phương pháp chính thức.

Catapult Coverage

Phạm vi mã nhận biết HLS bao gồm hỗ trợ cho câu lệnh, nhánh, điều kiện, biểu thức (FEC) và vùng phủ sóng truy cập mảng cộng với vùng phủ sóng chức năng lấy cảm hứng từ SystemVerilog với sự hỗ trợ cho các nhóm bao phủ, điểm che phủ, thùng và chữ thập.

Catapult Formal Verification Tools

Chính thức tìm ra sai lầm, sự mơ hồ và các vấn đề thiết kế vấn đề hoặc lỗi hạn chế người dùng sớm trong quy trình HLS. Ngay cả với sự khác biệt về thời gian và giao diện, Catapult Formal cho phép xác minh và quy trình đóng vùng phủ sóng.

SLEC System

Kiểm tra tính chính xác của RTL so với các mô hình Cấp cao của bạn bằng SLEC. Cho phép chứng minh rằng đặc điểm kỹ thuật và thực hiện giống hệt nhau mặc dù có sự khác biệt về ngôn ngữ, thời gian hoặc trừu tượng.