Khi các thiết kế bán dẫn trở nên tiên tiến hơn và độ phức tạp của SoC tăng lên, tắc nghẽn xác minh có thể trì hoãn lịch trình và ảnh hưởng đến chất lượng silicon. Verilog-to-LVS (V2LVS) thế hệ thứ hai của Calibre giới thiệu một kiến trúc mô-đun, song song giúp tăng tốc đáng kể quá trình dịch netlist, giảm sử dụng bộ nhớ lên đến 92% và cung cấp thông tin chi tiết gỡ lỗi nâng cao. Báo cáo mới, xử lý nguồn điện/mạng mặt đất và cải tiến trải nghiệm người dùng đảm bảo bố cục đáng tin cậy, có thể mở rộng so với ký kết sơ đồ. Bài báo này khám phá những đổi mới kiến trúc và những tiến bộ hướng đến người dùng trong V2LVS mới, nêu bật lợi ích thực sự của khách hàng, cải thiện hiệu quả và lộ trình cho các khả năng tương lai trong xác minh thiết kế kỹ thuật số.








