Công ty Sản xuất Chất bán dẫn Đài Loan (TSMC) đã đi tiên phong trong mô hình kinh doanh xưởng đúc thuần túy. Bằng cách chọn không thiết kế, sản xuất hoặc tiếp thị bất kỳ sản phẩm bán dẫn nào dưới tên riêng của mình, chìa khóa thành công của TSMC luôn là tập trung vào thành công của khách hàng. Chất bán dẫn do TSMC sản xuất phục vụ cơ sở khách hàng toàn cầu rộng lớn và đa dạng, với một loạt các ứng dụng được sử dụng trong nhiều thị trường cuối khác nhau, bao gồm điện thoại thông minh, điện toán hiệu suất cao, Internet of Things (IoT), ô tô và điện tử tiêu dùng kỹ thuật số.
TSMC
TSMC EDA Alliance giảm các rào cản thiết kế đối với việc khách hàng áp dụng công nghệ quy trình TSMC. Là đối tác của Liên minh EDA, Siemens EDA hợp tác chặt chẽ với các nhóm công nghệ thiết kế của TSMC để giải quyết các nhu cầu thiết kế của khách hàng chung thông qua việc kích hoạt các tính năng công cụ EDA mới phù hợp với lộ trình phát triển quy trình tiên tiến của TSMC, cũng như thực hiện phương pháp thiết kế của TSMC trong các luồng tham chiếu. Thông qua sự hợp tác này, TSMC và Siemens EDA cho phép các khách hàng chung đạt được mục tiêu PPA của họ tốt hơn trong một khoảng thời gian ngắn hơn.
TSMC EDA Alliance
Bảng phủ sóng TSMC
Danh mục đầu tư IC EDA của Siemens | Xác minh vật lý | Đôi mẫu/Đa mô hình | Phù hợp mẫu | LVS | Khai thác ký sinh trùng | PERC | Tính toàn vẹn nguồn điện & EM | Điền¹ | Custom Design | Địa điểm và lộ trình | Mô phỏng mạch |
14 Lớp Angstrom (A14) | ✔ | ✔ | ✔ | ✔ | CHÀ XÁT | ✔ | | ✔ | | | ✔ |
16 Lớp Angstrom (A16) | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | | | ✔ |
2nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | CHÀ XÁT | ✔ | | CHÀ XÁT | ✔ |
3nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
4nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
5nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
7nm/6nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | LAU | ✔ | ✔ |
16nm/12nm | ✔ | ✔ | | ✔ | ✔ | ✔ | | ✔ | ✔ | ✔ | ✔ |
28nm/22nm | ✔ | | | ✔ | ✔ | ✔ | | ✔ | ✔ | ✔ | ✔ |
45nm/40nm | ✔ | | | ✔ | ✔ | | | ✔ | ✔ | ✔ | ✔ |
65nm/55nm | ✔ | | | ✔ | ✔ | | | ✔ | ✔ | ● | ✔ |
90nm | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
0,13um/0,11um | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
> = 0,18um | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
✔: được chứng nhận; WIP: công việc đang tiến hành (tính đến tháng 1 năm 2026)
[1]: Calibre SmartFill là POR (Plan of Record) dưới 20nm và Dummy Fill trên 20nm.
●: Các tệp công nghệ sẽ được Siemens cung cấp cho các nút quy trình chưa được chứng nhận. Vui lòng liên hệ với nhóm sản phẩm Aprisa cho các yêu cầu của bạn.
Chứng nhận quy trình làm việc đóng gói IC
Sự hợp tác liên tục của chúng tôi với TSMC đã dẫn đến chứng nhận quy trình làm việc tự động cho công nghệ tích hợp iNFO của họ, một phần của Vải 3DFabric nền tảng. Đối với các khách hàng chung, chứng nhận này cho phép phát triển các sản phẩm cuối sáng tạo và khác biệt cao bằng cách sử dụng phần mềm EDA tốt nhất trong phân khúc và các công nghệ tích hợp bao bì tiên tiến hàng đầu trong ngành.
Quy trình công việc thiết kế Info_OS và Info_pop tự động của chúng tôi là hiện được chứng nhận bởi TSMC. Các quy trình công việc này bao gồm Innovator3D IC, HyperLynx DRC, và Calibre nmDRC công nghệ.
Tích hợp Fanout (iNFO)
Theo định nghĩa của TSMC, iNFO là một nền tảng công nghệ tích hợp hệ thống cấp wafer sáng tạo, có RDL mật độ cao (Lớp phân phối lại) và TIV (Thông qua InFo Via) để kết nối mật độ cao và hiệu suất cho các ứng dụng khác nhau, chẳng hạn như điện toán di động, hiệu suất cao, v.v. Nền tảng iNFO cung cấp các sơ đồ gói khác nhau trong 2D và 3D được tối ưu hóa cho các ứng dụng cụ thể.
Info_OS tận dụng công nghệ iNFO và có độ rộng/không gian đường RDL mật độ cao hơn 2/2µm để tích hợp nhiều chip logic tiên tiến cho ứng dụng mạng 5G. Nó cho phép cao độ đệm lai trên SoC với độ cao I/O tối thiểu 40µm, khoảng cách va chạm C4 Cu tối thiểu 130µm và kích thước lưới > 2X trên các chất nền > 65 x 65mm.
Info_pop, gói quạt ra cấp wafer 3D đầu tiên trong ngành, có RDL và TIV mật độ cao để tích hợp AP di động với xếp chồng gói DRAM cho ứng dụng di động. So với FC_pop, Info_pop có cấu hình mỏng hơn và hiệu suất điện và nhiệt tốt hơn vì không có chất nền hữu cơ và va chạm C4.
Chip trên Wafer trên chất nền (CoWOS)
Tích hợp logic và bộ nhớ trong nhắm mục tiêu 3D, AI và HPC. Innovator3D IC tạo, tối ưu hóa và quản lý mô hình 3D của toàn bộ cụm thiết bị CowOS.
Wafer trên Wafer (WoW)
Innovator3D IC tạo, tối ưu hóa và quản lý mô hình song sinh kỹ thuật số 3D thúc đẩy thiết kế và xác minh chi tiết.
Hệ thống trên chip tích hợp (SoIC)
Innovator3D IC tối ưu hóa và quản lý mô hình đôi kỹ thuật số 3D thúc đẩy thiết kế và sau đó xác minh bằng các công nghệ Calibre.