Tối ưu hóa
Đồng tối ưu hóa nguồn điện, hiệu suất, diện tích, chi phí và độ tin cậy trên silicon, bao bì, bộ phận xen kẽ và PCB

Một giải pháp đóng gói IC tích hợp bao gồm mọi thứ từ lập kế hoạch và tạo mẫu đến ký kết cho các công nghệ tích hợp khác nhau như FCBGA, FOWLP, 2.5/3DIC và các công nghệ khác. Các giải pháp đóng gói IC 3D của chúng tôi giúp bạn vượt qua những hạn chế của việc mở rộng quy mô nguyên khối.
Ngành công nghiệp bán dẫn đã có những bước tiến lớn trong công nghệ ASIC trong 40 năm qua, dẫn đến hiệu suất tốt hơn. Nhưng khi định luật Moore tiến gần đến giới hạn của nó, các thiết bị mở rộng quy mô ngày càng trở nên khó khăn hơn. Các thiết bị thu nhỏ giờ đây mất nhiều thời gian hơn, chi phí cao hơn và đặt ra những thách thức trong công nghệ, thiết kế, phân tích và sản xuất. Do đó, đi vào IC 3D.
IC 3D là một mô hình thiết kế mới được thúc đẩy bởi lợi nhuận ngày càng giảm của quy mô công nghệ IC, AKA Định luật Moore.
Các lựa chọn thay thế bao gồm việc phân hủy System-on-Chip (SOC) thành các chức năng phụ hoặc thành phần nhỏ hơn được gọi là “chiplets” hoặc “IP cứng” và sử dụng nhiều khuôn để khắc phục những hạn chế do kích thước của lưới đặt ra.
Đạt được bằng cách đưa các thành phần bộ nhớ gần hơn với các đơn vị xử lý, giảm khoảng cách và độ trễ trong việc truy cập dữ liệu. Các thành phần cũng có thể được xếp chồng lên nhau theo chiều dọc, cho phép khoảng cách vật lý ngắn hơn giữa chúng.
Có một số lợi thế đối với tích hợp không đồng nhất, bao gồm khả năng kết hợp các nút quy trình và công nghệ khác nhau, cũng như khả năng tận dụng các nền tảng lắp ráp 2.5D/3D.
giải pháp thiết kế IC 3D của chúng tôi hỗ trợ quy hoạt/phân tích kiến trúc, lập kế hoạt/xác minh thiết kế vật lý, phân tích điện và độ tin cậy, và hỗ trợ kiểm tra/chẩn đoán thông qua bàn giao sản xuất.

Một hệ thống đầy đủ để lập kế hoạch hệ thống không đồng nhất, cung cấp khả năng tạo logic linh hoạt để kết nối liền mạch từ lập kế hoạch đến LVS hệ thống cuối cùng. Chức năng lập kế hoạch sàn hỗ trợ mở rộng các thiết kế không đồng nhất phức tạp.

Đạt được thời gian chu kỳ thiết kế nhanh hơn và đường dẫn đến băng ghi hình với khả năng định tuyến thiết kế và đóng PPA trong quá trình tối ưu hóa vị trí. Tối ưu hóa trong phân cấp đảm bảo đóng thời gian cấp cao nhất. Thông số kỹ thuật thiết kế được tối ưu hóa cung cấp PPA tốt hơn, được chứng nhận cho các nút nâng cao của TSMC.

Một nền tảng duy nhất hỗ trợ thiết kế chất nền SIP, chiplet, silicon interposer, hữu cơ và thủy tinh tiên tiến, giảm thời gian thiết kế với phương pháp tái sử dụng IP tiên tiến. Kiểm tra tuân thủ trong thiết kế đối với SI/PI và quy tắc quy trình loại bỏ các lần phân tích và ký kết lặp lại.

Giải pháp này xác minh netlist lắp ráp gói so với netlist tham chiếu “vàng” để đảm bảo tính chính xác của chức năng. Nó sử dụng quy trình làm việc tự động với xác minh chính thức, kiểm tra tất cả các kết nối giữa các thiết bị bán dẫn trong vài phút, đảm bảo độ chính xác và hiệu quả cao.

Giải pháp nhiệt bao gồm bóng bán dẫn đến cấp hệ thống và quy mô từ lập kế hoạch ban đầu đến ký kết hệ thống, để phân tích nhiệt cấp độ khuôn chi tiết với các điều kiện ranh giới và gói chính xác. Giảm chi phí bằng cách giảm thiểu nhu cầu về chip thử nghiệm và giúp xác định các vấn đề về độ tin cậy của hệ thống.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
dữ liệu thiết kế và thư viện dành riêng cho eCAD. Đảm bảo bảo mật dữ liệu WIP và truy xuất nguồn gốc, với lựa chọn thành phần, phân phối thư viện và tái sử dụng mô hình. Tích hợp PLM liền mạch để quản lý vòng đời sản phẩm, điều phối sản xuất, yêu cầu bộ phận mới và quản lý tài sản.

Xử lý nhiều die/chiplet thông qua kiểm tra cấp độ khuôn và cấp xếp chồng, hỗ trợ các tiêu chuẩn IEEE như 1838, 1687 và 1149.1. Nó cung cấp quyền truy cập đầy đủ vào khuôn trong gói, xác nhận thử nghiệm wafer và mở rộng DFT 2D lên 2.5D/3D, sử dụng Tessent Streaming Scan Network để tích hợp liền mạch.

Loại bỏ thời gian dành cho việc phát triển và duy trì các mô hình chức năng bus tùy chỉnh (BFM) hoặc các thành phần xác minh. Avery Verification IP (VIP) cho phép các nhóm Hệ thống và Hệ thống trên chip (SoC) đạt được những cải tiến đáng kể về năng suất xác minh.

Nền tảng IC tùy chỉnh thông minh Solido, được hỗ trợ bởi công nghệ hỗ trợ AI độc quyền, cung cấp các giải pháp xác minh mạch tiên tiến được thiết kế để giải quyết các thách thức IC 3D, đáp ứng các yêu cầu nghiêm ngặt về tính toàn vẹn về tín hiệu, công suất và nhiệt và đẩy nhanh quá trình phát triển.

Đảm bảo độ tin cậy kết nối và khả năng phục hồi ESD với các phép đo điện trở điểm-điểm (P2P) và mật độ dòng điện (CD) toàn diện trên khuôn, bộ xen kẽ và gói. Tính đến sự khác biệt về nút quy trình và phương pháp ESD với kết nối mạnh mẽ giữa các thiết bị bảo vệ.
Một chiplet được thiết kế với sự hiểu biết rằng nó sẽ được kết nối với các chiplet khác trong một gói. Khoảng cách gần và khoảng cách kết nối ngắn hơn có nghĩa là tiêu thụ năng lượng ít hơn, nhưng nó cũng có nghĩa là điều phối một số lượng lớn hơn các biến số như hiệu quả năng lượng, băng thông, diện tích, độ trễ và cao độ.
Đồng tối ưu hóa nguồn điện, hiệu suất, diện tích, chi phí và độ tin cậy trên silicon, bao bì, bộ phận xen kẽ và PCB
Trao quyền cho các kỹ sư thiết kế với các công nghệ dễ tiếp cận giúp giảm sự phụ thuộc vào các chuyên gia
Khả năng mở rộng để quản lý và truyền đạt dữ liệu không đồng nhất giữa các nhóm toàn doanh nghiệp và duy trì tính liên tục kỹ thuật số
Loại bỏ các lần lặp thông qua cái nhìn sâu sắc sớm về hiệu suất hạ nguồn và hiệu ứng quy trình thông qua xác minh liên tục
Hiểu về công nghệ IC 3D: Khám phá tương lai của mạch tích hợp THÔNG CÁO BÁO
CHÍ: Siemens tự động hóa thiết kế IC 2.5D và 3D để thử nghiệm với giải pháp Tessent Multi die mới
Giải phóng năng suất thiết kế IC 3D a>Liên hệ với các câu hỏi hoặc nhận xét. Chúng tôi ở đây để giúp đỡ!