Цей РекТрейсер

ReqTracer усуває розрив між специфікаціями дизайну та вимогами, щоб підвищити як традиційне (спрямоване тестування), так і вдосконалену продуктивність та ефективність перевірки.

Читати блог Переглянути інформаційний бюлетень

Зв'яжіться з нашою командою продажів: 1-800-547-3000

Ключові особливості

ReqTracer

Визначення того, чи виконуються вимоги до проектування, означає, що ви можете відстежувати їх від специфікації до опису RTL і до результатів перевірки - найкраща практика для будь-якого потоку проектування на основі вимог. ReqTracer дозволяє легко впроваджувати та відстежувати процес розробки проекту, орієнтований на вимоги.

Це моделювання та перевірка

Майбутні та на вимогу події

Переглянути всі доступні відеозаписи UVM та SystemVerilog на Академія верифікації.

Людина, що носить гарнітуру віртуальної реальності, взаємодіє з голографічним дисплеєм електронних компонентів.

Приклади впровадження та коду SVA

Вступ до тверджень SystemVerilog

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся, як реалізувати одночасні твердження за допомогою SystemVerilog Assertions (SVA), і отримаєте глибше розуміння того, як вони можуть доповнити ваші існуючі методології перевірки.

Графіка картки огляду Вілсона 2022 року - 320x180

Останні індустріальні тенденції ASIC та FPGA

Дослідження Вілсона - Дослідження функціональної перевірки 2022 року

ВЕБІНАР НА ВИМОГУ

Гаррі Фостер підкреслює ключові висновки дослідження функціональної перевірки дослідницької групи Вільсона 2022 року та надає свою інтерпретацію та аналіз сучасних тенденцій у розробці та перевірці ASIC та FPGA.

Створіть тестовий стенд UVM за день, використовуючи швидкий, повторюваний підхід

Швидке створення тестового стенду

Створіть тестовий стенд UVM за день - повторюваний підхід

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся, як увімкнено UVM Framework та Questa Verification IP

Створення тестового стенду за день, щоб команда могла зосередитися на створенні тестів та закритті покриття.

Чоловік використовує планшет для управління двома роботизованими руками на підлозі виробничого підприємства

Напишіть проксі-керовані тест-стенди

Легке написання тестів за допомогою проксі-керованого тестового стенду

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ми розглянемо способи створення потужних багаторазових тест-стендів, приховуючи сигнали та надаючи вашим авторам тестів проксі, який дозволяє їм негайно почати писати тести.

Рекомендації щодо кодування UVM: поради та рекомендації, які ви, мабуть, не знали

Що робити і чого не можна робити для послідовностей UVM

Переведення масивів SystemVerilog до наступного виміру

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся, що SystemVerilog має багато динамічних типів даних та масивів. Вам буде показано, які з них вибрати для табло, розріджених спогадів, хеш-масивів, тестбенків тощо.

Об'єднайте свої біти: структури та пакети SystemVerilog

Конструкції для моделювання обладнання

Структури і пакети SystemVerilog

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі дізнайтеся, як можна моделювати апаратні регістри до бітового рівня або створювати складні типи даних, які містять суміш різних елементів, таких як логіка 4-станів, цілі числа з 2 станами, дійсні числа та перераховані типи.

Розширення класів транзакцій

Стимулююче моделювання: транзакції UVM

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся, як створювати класи для транзакцій UVM, також відомих як елементи послідовності. Вам також буде показано, де вони створені та використовуються в тестовому стенді, і з якого класу слід почати.

Стимул з віртуальними послідовностями

Стимулююча імітація 2: послідовності UVM

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви навчитеся створювати класи для послідовностей UVM, що містять одну або кілька транзакцій, як тестовий клас запускає послідовність і як транзакції надходять до послідовності та з неї до решти тестового стенду.

Основи Verilog для SystemVerilog обмежена випадкова перевірка.

Навчіться аналізувати вирази Verilog

Основи Verilog для системиVerilog обмежений випадковий

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся дві найпоширеніші проблеми, коли результати вирішення обмежень не відповідають вашому наміру: як застосовуються правила оцінки виразів Verilog та вплив ймовірності на вибір значень рішення.

Ключові доповнення в UVM 1800.2

UVM 1800.2 та нова та вдосконалена кулінарна книга UVM

ВЕБІНАР НА ВИМОГУ

На цьому вебінарі ви дізнаєтеся про зміни UVM 1800.2 від UVM 1.2 та 1.1d, щоб ви могли бути готові прийняти новий Стандарт. Ми розглянемо ключові доповнення в UVM 1800.2 та те, що є в новій кулінарній книзі UVM.

Готові сьогодні поговорити з кимось?

Ми готові відповісти на ваші запитання.

Зв'яжіться з нашою командою продажів 1-800-547-3000

Поговоріть з експертом

Дізнатися більше

Академія верифікації

Академія верифікації надає навички, необхідні для дозрівання можливостей функціонального процесу перевірки організації, забезпечуючи методологічний міст між пропозиціями високого рівня цінності та деталями низького рівня.

Переглянути ресурси

Перевірка блогу Горизонти

Розуміння та оновлення концепцій, цінностей, стандартів, методологій та прикладів, щоб допомогти зрозуміти, що можуть зробити передові технології функціональної перевірки та як їх найбільш ефективно застосовувати.

Читати блог

Перевірка горизонтів

Публікація Verification Horizons містить концепції, цінності, методології та приклади, які допоможуть зрозуміти, що можуть зробити передові технології функціональної перевірки та як їх найбільш ефективно застосовувати.

Переглянути останній випуск

Огляд

ReqTracer

ReqTracer

Рекомендовані білі документи