Це середовище для налагодження Visualizer Debug Environment

На цьому вебінарі ви дізнаєтеся, як налагодження форми хвилі, налагодження джерел та підключення для Verilog та VHDL тісно інтегровані з налагодженням класу та UVM, із переглядом транзакцій, підтримкою середовищ SystemVerilog, SystemC, C ++ та C.

На цьому вебінарі ви дізнаєтеся, як вирішувати складні проблеми тестування UVM у Post (клас у формі хвилі, схематичний вигляд), режимі LiveSIM (точки зупинки) та швидше знаходити першопричину за допомогою автоматизованого тимчасового відстеження причинності.

На цьому вебінарі ви дізнаєтеся, що коли налагодження програмного та апаратного забезпечення інтегровано, події можна простежити від програмного до апаратного забезпечення та назад через SoC, економлячи час та вдосконалюючи вбудовані методи налагодження програмного забезпечення.

На цьому вебінарі ви дізнаєтеся, що ви можете аналізувати та налагоджувати проблеми охоплення за допомогою доступних даних дизайну та форми хвилі, знаходячи нерозкриті елементи за допомогою коду та функціонального покриття, виправляючи їх за допомогою режиму налагодження покриття.

На цьому вебінарі ми зосередимося на реальному симуляційному (інтерактивному) налагодженні, охоплюючи такі методи, як: встановлення точок зупинки та проходження вихідного коду, використання стека викликів для розуміння поточного потоку виконання.

.

На цьому вебінарі ви познайомитеся з середовищем Visualizer Debug Environment для VHDL та UVM під час навчання; налагодження форми хвилі та вихідного коду, трасування драйверів та x-трасування, налагодження після та реального моделювання та налагодження UVM.

.

На цьому вебінарі ви познайомитеся з середовищем Visualizer Debug Environment для Verilog та UVM під час навчання; налагодження форми хвилі та вихідного коду, відстеження драйверів та x-трасування, налагодження після та реального моделювання та налагодження UVM.

.

На цьому вебінарі ви дізнаєтеся, що Visualizer забезпечує видимість UVM у всіх вікно, включаючи вікно хвилі, вікно вихідного коду, вікно перегляду. Точки зупинки можуть бути

набір, включаючи умовний та на основі екземплярів.

У цьому вебінарі ви дізнаєтеся, як створити/оновити код UVM, щоб Запис транзакцій був придатним для використання, налагодження транзакцій у вікні Wave — розфарбовування, пошук тощо, а також приклад із прикладом коду UVMF.

На цьому вебінарі ми відповімо на дев'ять основних запитань щодо налагодження низької потужності у вашому дизайні, включаючи; чому налагодження низької потужності настільки складне, чи правильно працює ізоляція та утримання та як перевірити намір живлення.

На цьому вебінарі ви дізнаєтеся, як орієнтуватися в складних середовищах UVM, швидко знаходити свій шлях навколо коду, одночасно вирішуючи 10 поширених UVM проблем з config_db, заводським виконанням та виконанням послідовності.

На цьому вебінарі ми ділимося критичним поглядом на минулі, теперішні та майбутні виклики для налагодження, досліджуючи ситуації в реальному світі (з багаторічного досвіду) у розробці та перевірці SoC, описуючи передові методи.

На цьому вебінарі ви дізнаєтеся, як сучасне налагодження вирішує загальні проблеми, включаючи; продуктивну методологію налагодження, переслідування драйверів у моделюванні, налагодження UVM, дизайн з управлінням потужністю та налагодження тривалої емуляції.

На цьому вебінарі ви дізнаєтеся, як ви використовуєте найкраще зі старої та нової школи - методології перевірки (UVM, рандомізація, золоті еталонні моделі), щоб швидше знаходити проблеми та краще відповісти «я ще закінчив».

На цьому вебінарі ви дізнаєтесь структури даних testbench, використовуючи «перегляньте це» (черги, обробники об'єктів, асоціативні масиви можуть бути вивчені) та контрольної точки та відновлення, щоб уникнути запуску фаз скидання для пошуку помилок.