Синтез та перевірка високого рівня

Платформа синтезу високого рівня (HLS) та верифікації (HLV) Siemens покращує процес проектування та перевірки ASIC та FPGA порівняно з традиційним RTL. Використання C++ або SystemC Catapult забезпечує провідну якість результатів для продуктивності, потужності та площі, на додаток до унікальних рішень HLV.

Майбутні події HLS & HLV Бібліотека ресурсів HLS & HLV

ТЕНДЕНЦІЇ ТА ТЕХНОЛОГІЇ

Дизайн та перевірка RTL занадто повільні та дорогі

Продуктивність RTL, особливо для нових і складних блоків з доданою вартістю, зупинилася. Проблеми проектування та перевірки створення нових та нових архітектур, які забезпечують переваги в кремнію для бездротової мережі, 5G, AI/ML, автомобільної промисловості або обробки відео/зображень, не полегшують життя дизайнерським командам.

Дослідження архітектури

Чи буде ваше обладнання обмеженою продуктивністю системи? Ви вибрали правильну фундаментальну архітектуру пам'яті? Або ви дізналися лише під час системної інтеграції? Синтез високого рівня прискорює вивчення дизайну космосу.

Катапультуйте свій дизайн

Оптимальні показники потужності та площа

Забезпечити оптимальний баланс продуктивності, потужності та площі для ваших потреб у дизайні важко. Занадто мала продуктивність, занадто велика потужність або занадто велика площа, і ви можете пропустити цикл продукту. Використовуйте HLS для кращого та швидшого проектування.

Оптимізуйте свій PPA

Ви все ще налагоджуєте RTL?

Виявлення помилок наприкінці RTL означає втрачені можливості, менший конкурентоспроможний кремній, затримки стрічки та головні болі в ECO. Проектування та перевірка Catapult HLS забезпечує правильні проекти RTL першого разу зі зниженою вартістю сервера та інструментів.

Знайдіть помилки швидше за допомогою HLS

Катапультні рішення для синтезу високого рівня

Рішення Catapult High-Level Synthesis забезпечують підтримку мов C ++ та SystemC, незалежність FPGA та ASIC, оцінку та оптимізацію потужності ASIC, а також найновіші з фізично обізнаної області мульти-VT та оптимізацію продуктивності для підвищення ваших проектів.

Зображення продукту Катапульта Fam C плюс 2

C++/SystemC Synthesis

Комплексний потік HLS, що приймає C ++ або SystemC як вхід для дизайну та оптимально орієнтований на реалізацію ASIC, eFPGA або FPGA, налаштованих на частоту та цільову технологію.

Малопотужні рішення

Коли справа доходить до ранніх досліджень космосу, оцінки потужності та оптимізації для низькопотужного ASIC RTL, Catapult генерує високоефективний RTL, оптимізований за допомогою нашої технології PowerPro під капотом.

Векторна графіка катапульти з позначеними частинами, такими як «Рука», «Противага» та «Тригер».

AI Solutions

Catapult AI покращує HLS для прискореного дослідження дизайну, аналізу квантування та продуктивності, прогнозування потужності та площі.

Рішення для перевірки високого рівня Catapult

Прискорюйте процес перевірки високого рівня (HLV) за допомогою відомих і надійних методів за допомогою платформи Catapult HLV. Скоротіть загальний час виконання та витрати на перевірку SoC до 80%, використовуючи перевірку дизайну високого рівня, покриття коду/функціоналу та статичні та формальні методи.

Catapult Coverage

Охоплення коду, що відповідає HLS, включаючи підтримку оператора, гілки, умови, експресії (FEC) та покриття доступу до масиву, а також функціональне покриття, натхненне SystemVerilog з підтримкою груп обкладок, точок покриття, контейнерів та хрестів.

Потік офіційних інструментів перевірки Catapult

Catapult Formal Verification Tools

Формально знайдіть помилки, неоднозначності та проблеми з дизайном проблем або помилки обмеження користувачів на початку процесу HLS. Навіть з відмінностями в хронометражі та інтерфейсах, Catapult Formal забезпечує перевірку та потік закриття покриття.

SLEC System

Перевірте правильність RTL у порівнянні з моделями високого рівня за допомогою SLEC. Доказ того, що специфікація та реалізація ідентичні, незважаючи на відмінності в мові, терміні чи абстракції.

Верифікація високого рівня

Questa HL-SystemC

Верифікація дизайну високого рівня за допомогою розширення Questa HL-SYC допомагає усунути проблеми перед синтезом, розпочинаючи перевірку раніше в процесі потоку.