Дизайн FPGA

Чи готовий ваш потік проектування FPGA до нового класу конструкцій, орієнтованих на найновіші складні FPGA? Ви боретеся з точковими інструментами, які не працюють разом? Чи можете ви досягти своїх цілей QoR у бажаному бюджеті? Чи можуть ваші команди PCB та FPGA співпрацювати для досягнення загальних системних обмежень?

Тенденції та технології

Новий клас конструкцій та методологій FPGA

FPGA все частіше використовуються в ринкових сегментах, що швидко розвиваються (таких як 5G, ML та AI) та критично важливих для безпеки/високонадійних конструкціях. Цей клас конструкцій вимагає використання нових методологій, таких як пом'якшення HLS або SEE. Крім того, це створює проблеми для налагодження та перевірки цих великих конструкцій.

Безпечний і надійний дизайн FPGA

Для критично важливих для безпеки конструкцій Precision Hi-Rel забезпечує механізми захисту від відмов (виявлення, маскування, пом'якшення) для зменшення ймовірності виникнення та поширення м'яких помилок через випромінювання, вібрацію чи інші умови навколишнього середовища.

Пом'якшіть свій дизайн

Прискорення проектування C++/SystemC на FPGA

Щільна інтеграція та краща оцінка арифметичного оператора між інструментом Catapult та Precision FPGA Synthesis мають вирішальне значення для досягнення оптимального QoR та швидшого часу для проектування закриття для конструкцій C++/SystemC.

Катапультуйте свій дизайн FPGA

Чи симуляція рівня воріт занадто повільна?

Інтеграція між FormalPro та інструментом Precision FPGA Synthesis забезпечує на порядок швидшу перевірку синтезованого нетліста рівня воріт проти золотих конструкцій RTL зі складними DSP та оперативними пам'ятками.

Перевірка за допомогою LEC

Синтез FPGA

точність

Precision Synthesis пропонує високоякісні результати, унікальні в галузі функції та інтеграцію між потоком FPGA Siemens EDA — найбільш повним рішенням, незалежним від постачальників FPGA.

Синтез та перевірка катапульти високого рівня

HLS та перевірка

Катапульта

Провідний галузевий синтез C++/SystemC високого рівня з оцінок/оптимізацією низької потужності. Перевірка дизайну, перевірка коду та функціонального покриття плюс формальна роблять HLS більш ніж просто «C-to-RTL».

Офіційний чоловік у костюмі та краватці стоїть перед білим фоном з чорною облямівкою.

Обкладинка перевірки еквівалентності

ФормалПро

Використовує статичні формальні методи перевірки, щоб довести, що дизайн функціонально ідентичний його золотому посиланню. Конструкції, які займають дні або тижні, можна перевірити за години або навіть хвилини за допомогою FormalPro.

Крупним планом комп'ютерного чіпа на друкованій платі з цифровою накладною графікою

Розумне рішення для перевірки

Questa One

Розумне рішення Questa One забезпечує інструменти перевірки на основі штучного інтелекту, новаторську інтелектуальну автоматизацію, щоб подолати традиційні обмеження та розширити можливості команд з неперевершеною швидкістю, ефективністю та масштабованістю

Перед білою стіною стоїть людина, одягнена в синю сорочку і білий капелюх.

Візуалізація складного RTL дизайну

HDL Designer

HDL Designer поєднує в собі можливості глибокого аналізу, вдосконалені редактори створення та повне управління потоком проектів, що підвищує продуктивність та забезпечує повторюваний, передбачуваний процес проектування.

Людина в синій сорочці і білому капелюсі стоїть перед білим фоном з логотипом і текстом.

Оптимізація вводу/виводу FPGA/PCB

Спільний дизайн FPGA/PCB

Усуньте бар'єри між організаціями проектування FPGA та друкованих плат, забезпечуючи одночасні процеси проектування з більшою точністю та швидкістю. Оптимізуйте вводу/виведення FPGA в контексті компонування друкованої плати.